Gast
#2959402
Hallo, In der Uni arbeiten wir mit einem Microblaze FPGA den ich leider zuhause nicht synthtisieren kann. Ich schreibe aber gerade zuhause an dem VHDL code und wollte fragen ob das von mir ausgedachte Verfahren möglich ist. In Modelsim gehts, aber das heißt ja nix. Ich hatte den Fall schon öfter das es in Modelsim geht die reale realisierung nich. Damit es nun funktioniert wollte/soll ich jeden Prozess als Moore Automat modelieren. Also was ich besonders fragen wollte ob das mit dem A0_internal<=A0 geht. Mir ist nämlich noch nich klar wie ich sauber von einem Prozess zum anderen ein Signal übergeben kann. Also der Code ist der folgende: clock: process(clk,reset) begin if reset='1' then zZustand<=Z0; A0<='0' elsif(clk'event and clk = '1') then A0<=A0_int; zZustand<=zZustand_folge; ... --Ablauf für MOORE-Automat Ablauf: process(cond1,zZustand) begin A0_internal<=A0 --Bei der Definition bin ich unsicher zZustand_folge<=Z0; case(zZustand)is when Z0=> A0_internal<='1'; if(cond1='1') then zZustand_folge<=Z1; end if; when Z1=> zZustand_folge<=Z2; --kann man das ohne Bedingung schreiben when Z2=> if(cond1='1') then zZustand_folge<=Z2; end if; ....