Verilog: Verhalten zwischen begin und end

Marc85 schrieb:
> Werden die Zusweisungen nun parallel oder sequentiell ausgeführt?

Die Anweisungen sind doch voneinander unabhängig, so dass es keinen 
Unteschied macht, in welcher Reihenfolge diese ausgeführt werden.

Hätte man sich nicht sparen können, da es für sofortige Zuweisung mit = 
schon wichtig ist, in welcher Reihenfolge das abläuft. Aus der Sicht 
eines C-Programmierers arbeitet das = eben ganz "normal".

Das <= ist die Besonderheit beim HW-Entwurf, weil das @always ja einen 
"Triggerpunkt" definiert, der quasi beliebig (infinitesimal) kurz ist. 
In quasi Nullzeit gibt es aber kein vorher und kein nachher, und genau 
das Verhalten wird vom <= nachgebildet.

Marc85 schrieb:
> "Die Anweisungen zwischen „begin“ und „end“ werden sequentiell
> ausgeführt" dann sparen können, ziemlich verwirrend.

Ohne hier Haare spalten zu wollen, werden die Anweisungen tatsächlich 
sequentiell ausgeführt. Das folgende führt dazu, dass die Variable a 
immer den Wert '0 zugewiesen bekommt, da das zugehörige Statement dem 
das '1 zuweist nachfolgt.

1

always @ (clk)

2

begin

3

 a <= '1;

4

 a <= '0;

5

end

Anders wäre das bei echter Parallelität:

1

always @ (clk)

2

fork

3

 a <= '1;

4

 a <= '0;

5

join

Hier ist der Zustand von a nach jeder Taktflanke unbekannt.

Viele Grüße
Marcus