Transfergate mit nur einem N-FET

Raphael X. schrieb:

> ich sitze hier vor einer Übungsaufgabe aus der digitalen
> Schaltungstechnik, sozusagen die Einführungsaufgabe zu Transfergates.
> Da ist ein N-MOSFET in Gateschaltung mit Lastkapazität, die Überschrift
> heißt "nMOS Transfergate". Zu dieser Anordnung kann ich irgendwie in
> keinem Buch was finden, auch nicht bei Google.

Tja. Selber denken ist Trumpf!

> 1) Wenn ich das richtig verstehe, schaltet der MOSFET nur durch, wenn
> S=HI und E=LO. In allen anderen Fällen wäre die Gate-Source-Spannung
> immmer null oder negativ, was bedeutet dass der FET sperrt und der
> Ausgang schwebt (richtig?).

Falsch.

Die Schaltung ist unvollständig. Der Bulk-Anschluß (der Strich zwischen 
Source und Drain, respektive die Gegenelektrode zum Gate [siehe MOSFET 
Halbleiterstruktur]) ist nicht beschaltet.

> 2) In der Aufgabe kann ich ja eigentlich nicht erkennen, wo am FET
> Source und Drain ist. Das hab ich mich schon öfter gefragt - ist es dann
> für den Kenner "sowieso klar", oder sind die FETs so aufgebaut dass es
> egal ist?

Guter Schuß!

Von der Struktur her ist ein MOSFET ja symmetrisch (D und S sind 
austauschbar). Erst durch die Verbindung mit Bulk wird der Source- 
Anschluß festgelegt (für diskrete MOSFET-Bauelemente). In IC ist es aber 
mitnichten normal daß Bulk mit einem "Ende" des MOSFETs verbunden wird. 
In der Tat sind in CMOS-IC die Bulk-Anschlüsse der n-FETs typisch mit 
Vss und die der p-FETs mit Vcc verbunden. Ganz egal wie D und S jeweils 
beschaltet sind. Deswegen gilt auch die Konvention: "wenn Bulk eines 
n-FET nicht explizit beschaltet ist, liegt es auf Vss" (und analog p-FET 
und Vcc).

Solange die Potentiale korrekt sind: U_Bulk <= U_d, U_s < U_g (für den 
n-FET) reicht in der Tat ein einzelner MOSFET für ein Transfergate. Wenn 
man die Aussteuergrenzen (Vss, Vcc) erreichen will, ist es hingegen 
verteilhaft, n- und p-FET parallel (aber mit gegenphasiger Ansteuerung) 
zu verwenden. aka "Standard-CMOS-Transfergate".


XL

> Tja. Selber denken ist Trumpf!

Danke für den Hinweis..
Ich hätte einfach raffen müssen, dass Transfergate das gleiche wie 
Transmission-Gate ist.. Dann hätte ich auch mehr gefunden ;)


> Deswegen gilt auch die Konvention: "wenn Bulk eines
> n-FET nicht explizit beschaltet ist, liegt es auf Vss" (und analog p-FET
> und Vcc).

Dass es oft so gemacht wird, wusste ich. Dass es auch gilt wenn nix 
eingezeichnet ist, weiß ich jetzt auch, danke.
Der Bulk-Anschluss wäre mir garnicht in den Sinn gekommen, mit dem 
hatten wir in der Schaltungstechnik bisher nicht viel zu tun (außer "das 
wird eben so gemacht"). Vorher in Bauelemente schon, aber in diesem Fach 
hat jeder nur ums Bestehen gekämpft (und der Dozent hätte lieber 
Hausmeister statt Lehrperson werden sollen).

Mit einer großen Gate-Bulk Spannung allein kann ich aber keinen MOSFET 
zum leiten bringen, oder? Substratsteuereffekt ist mir einigermaßen 
bekannt, ich habe aber auch schon gelesen dass Gate-Source und Gate-Bulk 
Spannung vergleichbar sind um die Kanalbreite zu steuern. da sind noch 
ein paar Fragezeichen..


> Solange die Potentiale korrekt sind: U_Bulk <= U_d, U_s < U_g

U_Bulk <= U_Drain wegen der Body-Diode, das ist klar.
Aber wenn eben nicht U_s < U_g, also die Gate-Source-Spannung z.B. null 
ist (Gate=VCC, Eingang=VCC), leitet der FET nicht mehr. Dann sollte man 
ein CMOS nehmen damit der p-FET das übernimmt. Kapiert :)


>> 1) Wenn ich das richtig verstehe, schaltet der MOSFET nur durch, wenn
>> S=HI und E=LO. In allen anderen Fällen wäre die Gate-Source-Spannung
>> immmer null oder negativ, was bedeutet dass der FET sperrt und der
>> Ausgang schwebt (richtig?).
>
> Falsch.

Wenn ich die Aussage so verändere:
Wenn S=LO, oder aber S=HI und die Eingangsspannung so hoch ist, dass die 
Gate-Source-Spannung zu niedrig ist, dann sperrt der FET und der Ausgang 
schwebt.
Stimmt es dann?

>Mit einer großen Gate-Bulk Spannung allein kann ich aber keinen MOSFET
>zum leiten bringen, oder?

Doch! Es ist die eigentlich dominierende Steuerspannung und nicht wie 
oft gedacht Ugs.

Grüsse

Raphael X. schrieb:

> Der Bulk-Anschluss wäre mir garnicht in den Sinn gekommen, mit dem
> hatten wir in der Schaltungstechnik bisher nicht viel zu tun (außer "das
> wird eben so gemacht"). Vorher in Bauelemente schon, aber in diesem Fach
> hat jeder nur ums Bestehen gekämpft (und der Dozent hätte lieber
> Hausmeister statt Lehrperson werden sollen).

Das ist ausgesprochen schade, zumal es ja auch Wissenslücken bei dir 
hinterlassen hat.

> Mit einer großen Gate-Bulk Spannung allein kann ich aber keinen MOSFET
> zum leiten bringen, oder?

Doch. Es ist gerade das Feld zwischen Gate und Substrat, das den Kanal 
aufmacht. Daß in allen Datenblättern die Gate-Source-Spannung statt der 
Gate-Substrat-Spannung genannt wird, liegt einzig daran, daß bei MOSFET 
die als Einzelbauelement verwendet werden, Source und Substrat faktisch 
immer verbunden sind.

> Substratsteuereffekt ist mir einigermaßen
> bekannt, ich habe aber auch schon gelesen dass Gate-Source und Gate-Bulk
> Spannung vergleichbar sind um die Kanalbreite zu steuern. da sind noch
> ein paar Fragezeichen..

Der wesentliche Effekt ist die "Einschnürung" des Kanals, wenn die 
Spannung zwischen Kanal und Gate die Thresholdspannung des MOSFETs 
erreicht. Bei konventionellen MOSFET (Source = Substrat) kann nur das 
drainseitige Ende des Kanals diesen Zustand erreichen. Im 
Transmissiongate könne sowohl Source als auch Drain aber im Prinzip 
beliebige Spannungen zwischen GND und Vcc annehmen.

Betrachten wir einfach mal das Gate aus deinem ersten Post im "offenen" 
Zustand: U_g=Vcc, U_bulk=0. Wenn wir von keinem oder nur kleinem Strom 
ausgehen, können wir U_d = U_s ansetzen. Wenn diese Spannung nahe GND 
ist haben wir eine vergleichbare Situation wie bei einem konventionellen 
MOSFET: der Kanal ist niederohmig. Wenn die Spannung ansteigt, setzt bei 
U_d = U_s = U_g - U_th die Einschnürung ein. Und zwar auf der gesamten 
Länge des Kanals. Wenn U_d (oder U_s - da der Kanal jetzt hochohmig 
wird, können die jetzt auseinanderlaufen) noch höher gehen, sperrt der 
MOSFET schließlich. In einem CMOS-Transmissiongate übernimmt in diesem 
Fall dann der parallel liegende p-MOSFET.


HTH, XL

Axel Schwenke schrieb:
> Raphael X. schrieb:
>> Mit einer großen Gate-Bulk Spannung allein kann ich aber keinen MOSFET
>> zum leiten bringen, oder?
>
> Doch. Es ist gerade das Feld zwischen Gate und Substrat, das den Kanal
> aufmacht. Daß in allen Datenblättern die Gate-Source-Spannung statt der
> Gate-Substrat-Spannung genannt wird, liegt einzig daran, daß bei MOSFET
> die als Einzelbauelement verwendet werden, Source und Substrat faktisch
> immer verbunden sind.
>
Hätte ich z.B. das in dieser Deutlichkeit mal vor 3 Semestern gehört, 
wäre mir wohl einiges leichter gefallen. Wir haben uns da echt schwer 
getan, ohne irgendeine Schaltung oder Anwendung dazu mit krassen Formeln 
zu jonglieren..

> Betrachten wir einfach mal das Gate aus deinem ersten Post im "offenen"
> Zustand: U_g=Vcc, U_bulk=0. Wenn wir von keinem oder nur kleinem Strom
> ausgehen, können wir U_d = U_s ansetzen. Wenn diese Spannung nahe GND
> ist haben wir eine vergleichbare Situation wie bei einem konventionellen
> MOSFET: der Kanal ist niederohmig. Wenn die Spannung ansteigt, setzt bei
> U_d = U_s = U_g - U_th die Einschnürung ein. Und zwar auf der gesamten
> Länge des Kanals. Wenn U_d (oder U_s - da der Kanal jetzt hochohmig
> wird, können die jetzt auseinanderlaufen) noch höher gehen, sperrt der
> MOSFET schließlich. In einem CMOS-Transmissiongate übernimmt in diesem
> Fall dann der parallel liegende p-MOSFET.

Danke! Für die Einschnürung hab ich einige Zeit gebraucht (so haben wir 
das nie betrachtet) aber es hat definitiv geholfen.

Ich hab nochmal versucht mich einzulesen, da ich selber Lücken erkenne 
die ich auffüllen möchte. Ich schreibe einfach mal, und bitte um 
Korrektur wenn was falsches dabei ist:
Eine Abschnürung des Kanals passiert dann, wenn die Spannung zwischen 
Gate und Kanal kleiner als die Threshold-Spannung U_th wird. Das hängt 
mit den Sperrschichten am pn-Übergang zusammen. Die Abschnürung kann an 
verschiedenen Stellen im Kanal passieren. Bei "normalem" Betrieb wird es 
auch nie den ganzen Kanal gleichmäßig betreffen, sondern nur Drain- oder 
Sourcegebiet alleine, weil ein Spannungsabfall im Kanal auftritt. Am 
"bekanntesten" ist die Abschnürung in der Nähe des Draingebietes. Sie 
passiert dort, weil dort wegen dem hohem Spannungsabfall (U_DS > U_GS - 
U_th oder U_GD < Uth) im Kanal die Spannung zwischen Gate und Kanal am 
höchsten ist. Er verhindert dann weitestgehend einen weiteren Anstieg 
des Kanalstroms. Ist die Spannung zwischen Gate und Source kleiner als 
U_th, sperrt der MOSFET (Abschnürung um den Source-Bereich).

Wenn ich das Sourcepotential "löse" und eine Gate-Bulk Spannung anlege, 
entsteht ein Kanal den ich mit dieser Steuerspannung potentialfrei 
schalten kann, solange die zu schaltende Spannung sich in einem gültigen 
Bereich befindet. Ein einfaches Transfergate. Wenn die Spannung aber so 
hoch wird, dass die Spannung zum Gate kleiner als U_th wird (also VDD - 
U_th), setzt im ganzen Kanal Abschnürung ein und der Kanal wird sich 
verkleinern, bis keiner mehr da ist.

Raphael X. schrieb:

> Ich hab nochmal versucht mich einzulesen, da ich selber Lücken erkenne
> die ich auffüllen möchte. Ich schreibe einfach mal, und bitte um
> Korrektur wenn was falsches dabei ist:

> Eine Abschnürung des Kanals passiert dann, wenn die Spannung zwischen
> Gate und Kanal kleiner als die Threshold-Spannung U_th wird.

Yep

> Das hängt mit den Sperrschichten am pn-Übergang zusammen.

Nope. Die Sperrschicht hat damit nur am Rande zu tun. Das elektrische 
Feld, das aus der Spannungdifferenz Gate/Substrat bzw. Gate/Kanal 
resultiert, verdrängt die Majoritätsladungsträger aus dem Substrat, so 
daß an dessen Oberfläche eine Inversionsschicht - eben der Kanal - 
entsteht. Die Feldstärke bestimmt dabei die Dicke des Kanals. Die 
Threshold-Spannung ist die Spannung, bei der die Bildung der 
Inversionsschicht einsetzt. Durch die Inversion wird die Leitfähigkeit 
des Substrats praktisch umgedreht, so daß zwischen Kanal und 
Source/Drain-Anschluß keine Sperrschicht mehr besteht.

> Die Abschnürung kann an
> verschiedenen Stellen im Kanal passieren. Bei "normalem" Betrieb wird es
> auch nie den ganzen Kanal gleichmäßig betreffen, sondern nur Drain- oder
> Sourcegebiet alleine, weil ein Spannungsabfall im Kanal auftritt.

Bei einem konventionellen MOSFET (Source=Substrat) kann die Abschnürung 
nur am Drain passieren. Bei einem MOSFET mit separatem Substrat (z.B. 
integriert in einem CMOS-IC) hängt es von der Stromrichtung durch den 
MOSFET ab, an welchem Ende der Kanal abgeschnürt wird.

> passiert dort, weil dort wegen dem hohem Spannungsabfall (U_DS > U_GS -
> U_th oder U_GD < Uth) im Kanal die Spannung zwischen Gate und Kanal am
> höchsten ist.

Naiv würde man vermuten, daß bei U_ds > U_gs-U_th der MOSFET sperren 
müßte, weil ja am drainseitigen Ende die Feldstärke nicht mehr ausreicht 
um die Inversion zu bewirken. Daß das nicht so ist, liegt daran, wie 
sich U_ds auf der Länge des Kanals verteilt.

Wenn der MOSFET in Sättigung ist (also U_gs >> U_ds + U_th) dann ist der 
Kanal auf seiner ganzen Länge näherungsweise gleich dick. Die Spannung 
U_ds verteilt sich dann linear auf der Länge des Kanals (am Source-Ende 
ist sie definitionsgemäß = 0). Wenn U_ds ansteigt, wird der Kanal in 
Richtung Drain immer dünner, d.h. hochohmiger. Der Effekt ist 
selbstverstärkend. Denn je hochohmiger ein Stück Kanal wird, desto mehr 
Spannung fällt ab und desto weniger effektive Gatespannung steht an 
dieser Stelle zur Verfügung. Defakto entsteht fast der gesamte 
Spannungsabfall am MOSFET in der unmittelbaren Umgebung des 
Drain-Gebietes. Diese hochohmige Zone ist aber so kurz und mit 
Minoritätsladungsträgern überschwemmt, daß sich trotz fehlenden 
Gate-Feldes keine Sperrschicht mehr ausbilden kann. Es stellt sich ein 
Gleichgewichtszustand ein, bei dem der Drainstrom annähernd konstant 
bleibt.


XL

Danke. Ich denke das hab ich soweit kapiert.

Auf eine Frage bin ich jetzt aber noch gestoßen.
Ich habe wieder den Kanal mittels VDD am Gate und Masse am Bulk.
Erhöhe ich die Sourcespannung U_s auf VDD - U_th und noch weiter, 
passiert eine Abschnürung (auf der ganzen Länge des Kanals). Die 
Kanalbreite wird kleiner, der Fet leitet schlechter.
Jetzt kommt das was ich nicht verstehe:

> Wenn die Spannung ansteigt, setzt bei
> U_d = U_s = U_g - U_th die Einschnürung ein. Und zwar auf der gesamten
> Länge des Kanals. Wenn U_d (oder U_s - da der Kanal jetzt hochohmig
> wird, können die jetzt auseinanderlaufen) noch höher gehen, sperrt der
> MOSFET schließlich

Ich habe den Drainanschluss offen gelassen. Also kein Strom. Die 
Spannung am Drainanschluss bleibt jetzt, egal wie hoch ich mit der 
Eingangsspannung gehe, bei U_d = VDD - U_th stehen.
Bedeutet das nicht, dass der Fet eben NICHT sperrt? An dieser Stelle 
könnte ich ja genausogut einen Strom entnehmen (wenn auch mit hohem 
Innenwiderstand, so geht es zumindest im Simulator!)
Wo ist der Denkfehler?

Grüße