Delta Sigma Converter: wie ist clock von Deltasigma zu nutzen

Hallo zusammen,

ich hab eine Frage über clock..

Mein Delta-Sigma AD-Converter gibt 20Mhz-Clock aus. Ich nutze 
Altera-FPGA Cyclon 4E. Das Ganze FPGA-Design läuft mit einem extern 
Oszillator 50MHz.

1. Diese Clock sollte mit einem vorgesehenen Clock-PIN der Cyclon FPGA 
oder ausreichend mit einem IO-Pin verdrahten?

2. Was/wie muss man (timing-constraint) beachten?

Mein Vorgehen: intern über PLL ein system_clock 100MHz erzeugen. Mit 
dieser 100MHz Ckock erkenne ich rising/falling_edge von 
delta_sigma_clock und damit hole ich das valid Data-Stream vom 
DeltaSigma. Dann habe ich 2-clock domain in Design, also der Rest läuft 
bei 50MHz(an der Stelle was muss man dann achten?, 2 clock-fifo? oder 
Ergebnis des DeltaSigma-sinc3-filters mit einem Register 
takt(synchronisiert) mit 50 MHz ?). Ist das eine Lösung?

Wie kann man dierekt nutzen?
z.b.

1

process 

2

begin

3

  wait until rising_edge(20MHz_DeltaSigma_clk);

4

  data_stream_tmp <= DeltaSigma_Dat; -- valid bei rising_clock

5

end process;

6

-- "data_stream_tmp" signal wird dann in 20Mhz domain für Intergration/

7

-- differenciator genutzt.

 vielen Dank im vorraus!

lg Tomy