Gast
#3026912
Hi, wenn man in VHDL einen std_logic_vector verwendet, dann kennt das ja anstatt 1 und 0 auch noch andere Zustände wie X U H und L usw. Synthetisieren lässt sich das auch. Aber wie wird das dann wirlich in Hardware umgesetzt bzw. was wird passieren? Also wenn man ein X zuweist an ein Signal vom typ std_logic, wie muss ich mir das dann innerhalb des FPGAs vorstellen? Danke!