Modelsim Verilog Simulations Modell Define in TCL-Skript setzen

Andreas Gast #3051033
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Hallo,

von einem EEPROM besitze ich ein Verilog Verhaltensmodell. Von diesem 
existieren unterschiedliche Timing-Varianten, die über `defines im 
Verilog Model selbst ausgewählt werden. Weiterhin nutze ich für den 
Modelsim Simulator ein Compile-Script, dass nacheinander die verschieden 
Quellen compiliert. Nun finde ich es recht unübersichtlich das 
Timingmodell mittels define in der Modellbeschreibung selbst 
auszuwählen. Stattdessen würde ich das `define lieber im Compilescript 
setzen. Kennt Ihr einen weg, wie ich dies bewerkstelligen könnte?

Vielen Dank für eure Antworten!

Viele Grüße
Andreas
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Duke Scarring Gast #3051774
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Andreas schrieb:
> Kennt Ihr einen weg, wie ich dies bewerkstelligen könnte?
1
$ vsim -help

2
...

3
--------------------------- VHDL and Verilog options ---------------------------

4
...

5
   -g<Name>=<Value>        Specify generic/parameter default Value for Name

6
   -g <Name>=<Value>       Alternate way to specify generic/parameter default Value for Name

7
   -G<Name>=<Value>        Override generic/parameter with specified Value

8
   -G <Name>=<Value>       Alternate way to override generic/parameter with specified Value


Duke
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Andreas Gast #3051809
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Hallo,

vielen Dank für die Antworten. Ich habe auch nochmal ein wenig gesucht 
und habe in einem anderen Forum folgendes gefunden:

http://www.fpgarelated.com/usenet/fpga/show/40020-1.php diesen Weg 
gefunden

Die entsprechende Zeile sieht wie folgt aus:
vlog path_to_verilog_file +define+MY_VARIABLE=1

das +define ist das Schlüsselwort um via ifdef Modellvarianten zur 
Compilezeit auszuwählen.

Vielen Grüße
Andreas
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