Hi, ich lerne gerade Verilog und habe einige Anfänger Fragen zur Testbench. 1. Ist es so, dass das Modul in Testbench keine Parameter hat (wegen Top Level)? 2. Signale wie Takt oder Reset müssen in Testbench realisiert werden? Ist das wahr? Gruss Owen
Gast
#3058806
Owen Senmeis schrieb: > 1. Ist es so, dass das Modul in Testbench keine Parameter hat (wegen Top > Level)? > 2. Signale wie Takt oder Reset müssen in Testbench realisiert werden? > Ist das wahr? 1. Ja 2. Ja Ueberleg mal was deine Testbench ist: Dein Chip/dein Design ist auf eine Leiterplatte geloetet. Alle IOs deines Chips/Designs muessen nun stimuliert werden, damit da was sinnvolles passiert. Also auch Takt und Reset...
Vielen Dank. Owen
Gast
#3065716
Eingänge als reg definieren und ausgänge als wire.
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