Addition von zwei std_logic_vector's

AL schrieb:
> RAM_WrAddr(0) <= std_logic_vector(to_unsigned(to_integer(unsigned(ValidData(33 
downto 24))) + to_integer(unsigned(RAM_StartAddr)),10));

grundsätzlich kannst du auch direkt mit unsigned rechnen:

1

use IEEE.NUMERIC_STD.all;

2

...

3

4

RAM_WrAddr(0) <= std_logic_vector(to_unsigned(ValidData(33 downto 24)) + unsigned(RAM_StartAddr));

bei dieser Schreibweise:

1

RAM_WrAddr(0) <= std_logic_vector(to_unsigned(ValidData(33 downto 24)) + to_unsigned(RAM_StartAddr));

bekomme ich dann die Fehlermeldung (Diamond):
ERROR: (VHDL-1120) indexed name is not a natural

lass mal die to_ weg.

Nee, es funktionniert doch.
Danke

VHDL-2008:

use ieee.numeric_std_unsigned.all;

kürzer:

1

use ieee.numeric_std.all;

2

3

RAM_WrAddr(0) <= std_logic_vector( unsigned(ValidData(33 downto 24)) + unsigned(RAM_StartAddr) );

HeyHo schrieb:
> kürzer

Wenn du zu faul bist, auch nur die erste Antwort zu lesen, solltest du 
dir vielleicht auch das schreiben sparen.

Na das hat mit Faulheit nichts zu tun ;-)

Habe es einfach überlesen.