Probleme mit dem Routing von negiertem Takt

Welche ISE Version hast Du?
Und wie lautet die genaue Fehlermeldung?
Ist es eine Warnung oder ein Fehler?
Wo wird Dein Takt C0 generiert?

Ich hab das die Tage erst verwendet: ISE 13.3 und Spartan6. Da ging da 
lokale negieren problemlos.

Duke

13.4 und er meckert (als warning) in dem Synthesis Report, dass nicht 
alle Takte mit Buffern versehen sind und man das als constraint 
einstellen müsse.

Ferner kommt "not locally static Expression für den Anschluss des C1" da 
dort ja der Takt als "not clockx" anliegt.

TG schrieb:
> Ferner kommt "not locally static Expression für den Anschluss des C1" da
>
> dort ja der Takt als "not clockx" anliegt.

Einige Xilinx Versionen haben scheinens eine andere Umgehensweise mit 
solchen Themen, bei einigen ist es ein error, bei einderen eine warning. 
Frage : Funktioniert das design?

Also ist der HDL-Advisor, der das bemängelt. Ignorieren?

Christian R. schrieb:
> Hast du das not direkt in der Port Map stehen?

Ich denke auch, dass dort der Hund begraben liegt.
Wenn der Takt vorher per Signalzuweisung invertiert wird, erkennt der 
Mapper das und nutzt die IOB-internen Clock-Inverter (zumindest bei 
14.4).

Jürgen S. schrieb:
> nimm eine PLL und generiere einen 180 Grad Takt

Finde ich "mit Kanonen auf Spatzen geschossen". Hier nicht notwendig und 
PLLs gibt es nicht wie Sand am Meer.


gruß

Also ich lasse das nun auf igno, da es ja von der Funktion her geht. 
Allerdings würde mich auch interessieren, wie er das nun genau baut. 
Gibt es diesbezüglich von Xilinx Unterlagen?

T.G. schrieb:
> Allerdings würde mich auch interessieren, wie er das nun genau baut.
Dann öffne Dein Design mal mit dem FPGA Editor, der mit der ISE dabei 
ist. Das Programm sieht zwar altbacken aus, aber Du kannst in jede LUT 
reinschauen.

Duke