Hallo, kennt sich zufällig jemand mit den XILINX Tools ISE Sutie, PlanAHead und XPS aus? Ich sitze gerade an einem Beispielprojekt von XILINX, komme dort aber nicht weiter. Ich möchte das in VHDL realisieren. Zur Zeit nutze ich die ISE Suite 14.5 (neuste Version). Erstellen möchte ich mir das Bsp. Projekt aus diesem PDF Dokument: http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_4/ug873-zynq-ctt.pdf (Chapter 3) Mein Vorgehen: 1.) Ich erstelle mir ein Projekt mit PlanAhead 2.) Ich erstelle das System mit XPS 3.) ich erstelle mir in PlanAhead zum System die VHDL Files All diese Schritte laufen relativ automatisiert ab. Ich kann auch alles soweit ausführen, dass die Implementierung erstellt wird. Doch wenn ich nun die "Run Timing Simulation" ausführen möchte, erhalte ich folgende Meldung: The number of routable networks is 257 ERROR:Anno:177 - The following component(s) contained within this design are currently unsupported in netgen: - IOPAD Weiß jemand wie ich solch einen Fehler beseitigen kann? Gerne stelle ich mein Projekt hier auch rein.
Unabhängig vom Fehler kann man sagen, dass man im Normalfall keine Timing-Simulation braucht, schon gar nicht als Anfänger. Eine Verhaltenssimulation reicht vollkommen aus. Für das Timing brauchst du korrekt gesetzte Constraints.
Das Problem ist hierbei: Auch mit allen Hilfen wie Anleitung und Tools Support ist es einfach nicht möglich, dass ich die Timing Simulation bzw. den BitStream erzeugen kann. PS: Mal davon abgesehen, dass ich Anfänger bin.
Hm, BitStream erzeugen ist aber was ganz anderes als Timing-Simulation. Da muss irgendwo anders noch ein Fehler liegen. Leider ist die Lernkurve beim EDK samt Zubehör dermaßen steil, dass man das einem Anfänger beim besten Willen nicht empfehlen kann. Da hilft nur durchbeißen, wenn es wichtig ist. Ansonsten erst mal mit was kleinerem anfangen. Ich selbst hab´s irgendwann aufgegeben mit dem EDK zu arbeiten, dafür war mir meine Lebens- und Arbeitszeit zu schade. Bisher hats gut geklappt, wir haben das nie wieder gebraucht :)
Ich kann einem Anfänger nur empfehlen, das ganze "draufgesetzte" Zeug erst mal aussen vor zu lassen, und mit einer blinkenden Led zu beginnen: http://www.lothar-miller.de/s9y/archives/81-Xilinx-ISE-Step-by-Step.html Es bringt nämlich überhaupt nichts, sich irgendwo irgendwas herzukopieren und das dann zu implementieren...
Gast
#3138876
Lothar Miller schrieb: > Ich kann einem Anfänger nur empfehlen, ich kann nur empfehlen, die Finger komplett von deren Tools zu lassen die kriegen nichts auf die reihe nicht mal ihre eigene Webseite wenn man drauf geht ist oben am rand ein "signin" das funktioniert seit Monaten nicht der klick geht ins leere habe sie schon zweimal drauf hingewiesen keine Reaktion
CZM schrieb: > oben am rand ein "signin" > das funktioniert seit Monaten nicht der klick geht ins leere Bei mir geht das tadellos. Da kommt ein Popup und... Wie? Du hast einen Popup Blocker drin? > die kriegen nichts auf die reihe Nur so wird man Marktführer.
Naja die Tools an sich klappen gut, aber man sollte die Finger von der GUI lassen. Selbst Vivado ist gruselig.
Gast
#3139155
Lothar Miller schrieb: > Nur so wird man Marktführer. Langsam, Langsam Xilinx ist nicht durch gute Leistungen Marktführer geworden, sondern war der erste, der überhaupt FPGAs hatte und man gräbt ihnen langsam aber sicher das Wasser ab. Der Vorsprung wird kleiner. Die müssen schon geraume Zeit günstigere Preise machen, als sie wollen, weil Altera und nun auch Lattice mächtig drücken.
Gast
#3139621
>und nun auch Lattice mächtig drücken.
Aber definitiv nicht im Highend-Bereich
Dr. Schnaggels schrieb: > Aber definitiv nicht im Highend-Bereich Das Problem ist eher andersrum: Xilinx hat den Low-End Bereich komplett aus den Augen verloren (oder gleich aus der Strategie). Da gibt es in Zukunft nichts mehr. Keine "einfachen" Designtools und kein "billiges" Silizium. Und Lattice springt jetzt in die geschlagene Bresche...
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