Hi!
Gerade arbeite ich mich ein wenig in Verilog ein. Dazu habe ich ein
Modul geschrieben, welches eine x86 Adresse mit Adresse und Segment
berechnen soll. Dazu habe ich folgenden Code geschrieben:
1 | module AddressGenerator(inAddr,inSeg,outAddr,enable);
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2 | input [15:0] inAddr;
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3 | input [15:0] inSeg;
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4 | output [19:0] outAddr;
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5 | input enable;
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6 | //result = (segment * 10h) + addr
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7 | assign outAddr = (enable) ? ({inSeg,1'b0} + inAddr) : 20'bz;
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9 | initial $monitor("Addr: %h, Seg: %h, Enable: %d, Out: %h",inAddr,inSeg,enable,outAddr);
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11 | endmodule
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Test für Modul:
1 | reg [15:0] inAddr;
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2 | reg [15:0] inSeg;
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3 | wire [19:0] outAddr;
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4 | wire enable;
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5 | assign enable = 1;
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7 | AddressGenerator ag(inAddr,inSeg,outAddr,enable);
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9 | initial begin
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10 | inAddr = 16'h0;
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11 | inSeg = 16'h0;
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12 | #5
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13 | inAddr = 16'hAB;
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14 | #5 inSeg = 16'h230;
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15 | end
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Im zweiten Teil sollte das Ergebnis '0x23AB' sein ((0x230 * 0x10) + 0xAB
= 0x23AB). Leider zeigt mir ModelSim folgenden Output an:
# Addr: 0000, Seg: 0000, Enable: 1, Out: 00000
# Addr: 00ab, Seg: 0000, Enable: 1, Out: 000ab
# Addr: 00ab, Seg: 0230, Enable: 1, Out: 0050b
habt ihr eine Idee wo das Problem liegen kann?
Danke im Voraus!
