geht sowas? (Präprozessor, Verilog)

busmux #(8) Mux8 (sel,D1,D2,D3);
busmux #(16) Mux16 (sel,A1,A2,A3);

module busmux #(parameter MUXwidth) (
 input sel,
 input [MUXwidth-1:0] InpA,
 input [MUXwidth-1:0] InpB,
 output reg [MUXwidth-1:0] Out
);

 always @ (sel, InpA, InpB)
  if (sel) Out = InpB;
  else Out = InpA;

endmodule

_

Ist aber teilweise schon SystemVerilog, zumindest kein UR-Verilog, bin 
nicht sicher.

Dogbert schrieb:
>
> Ist aber teilweise schon SystemVerilog, zumindest kein UR-Verilog, bin
> nicht sicher.


Ist Verilog 2001, ich würde es aber so schreiben, funktioniert auch wenn 
man den default nettype auf 'none' hat:

<code>
 busmux #(8) Mux8 (sel,D1,D2,D3);
 busmux #(16) Mux16 (sel,A1,A2,A3);

 module busmux #(parameter MUXwidth) (
  input wire sel,
  input [MUXwidth-1:0] wire InpA,
  input [MUXwidth-1:0] wire InpB,
  output reg [MUXwidth-1:0] Out
 );

  always @ (sel, InpA, InpB)
   if (sel) Out = InpB;
   else Out = InpA;

 endmodule
</code>

Danke!

Lattice User schrieb:
> ich würde es aber so schreiben, funktioniert auch wenn
> man den default nettype auf 'none' hat:

nur um es nicht misszuverstehen - bedeutet das, Du empfiehlst wire immer 
explizit hinzuschreiben wenn etwas ein wire ist?

Sorry ... wer lesen kann u.s.w :(
Der Quelltext beantwortet ja meine Frage schon eindeutig.

Allzu Beschäftigte sparen sich das wire in der Portdeklaration, denn so 
sparen sie auch die Zeit `default_nettype zu benutzen.