Ich versuche, die algorithmische Ebene eines DDS-Sinus zu simulieren, um
meinen Entwurf zu überprüfen. Die Testbench dazu zeigt keine
Signaländerungen, nicht einmal die Clock läuft.
Daher versuchte ich, eine einfachere Testbench für
http://www.lothar-miller.de/s9y/categories/31-DDFS
zu schreiben, aber diese ist auch fehlerhaft - viele "UUUUUUU" und
maximal die Clock läuft.
1 | LIBRARY ieee;
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2 | USE ieee.std_logic_1164.ALL;
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3 | USE ieee.numeric_std.ALL;
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4 |
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5 | --------------------------------------------------
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6 | ENTITY tbnew IS
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7 | --------------------------------------------------
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8 |
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9 | END tbnew;
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10 |
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11 | --------------------------------------------------
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12 | ARCHITECTURE behavioral OF tbnew IS
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13 | --------------------------------------------------
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14 |
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15 | SIGNAL clk : std_logic := '0';
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16 | SIGNAL freq_data : std_logic_vector (7 downto 0);
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17 | signal Dout : std_logic_vector (7 downto 0);
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18 |
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19 | COMPONENT ddfs
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20 | PORT(
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21 |
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22 | CLK : in std_logic;
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23 | Freq_Data : in std_logic_vector (7 downto 0);
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24 | Dout : out std_logic_vector (7 downto 0));
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25 | END COMPONENT;
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26 |
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27 |
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28 | BEGIN
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29 | uut: ddfs PORT MAP(clk => clk, freq_data => freq_data, dout=> dout);
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30 | clk <= not clk after 10 ns;
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31 | freq_data <= b"01010101";
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32 | END behavioral;
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Was muss ich anders machen? Ich könnte nicht einmal den Sinus
überprüfen....
