Takt selbst erzeugen

Thomas Gast #3213269
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Hallo,

nur eine Verständnisfrage.

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library IEEE;

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use IEEE.STD_LOGIC_1164.ALL;

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use IEEE.NUMERIC_STD.ALL;

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entity keinQuarz is

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    Port

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    (

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        clk    : in  STD_LOGIC := '0';

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        clkOut : out STD_LOGIC := '0'

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    );

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end keinQuarz;

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architecture Behavioral of keinQuarz is

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    signal clkCounter : unsigned(31 downto 0) := (others=>'0');

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begin

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    process (clkCounter) begin

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        clkCounter <= clkCounter + 1;

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    end process;

19
    

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    process begin

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        wait until rising_edge(clk);

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        ...

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    end process;

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    clkOut <= clkCounter(15);

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end Behavioral;


Wenn die Genauigkeit des Takts keine Rolle spielt, könnte man dann sowas 
machen?
Der clk-Pin wird auf dem PCB mit dem clkOut-Pin verbunden.

Jittert wahrscheinlich ohne Ende, und die ersten 1-2 FFs werden 
wahrscheinlich ständig in irgendwelchen metastabilen Zuständen 
verbringen, müsste aber doch eigentlich gehen, oder?
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Achim S. Gast #3213341
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Thomas schrieb:
> die ersten 1-2 FFs werden
> wahrscheinlich ständig in irgendwelchen metastabilen Zuständen

dummerweise sehe ich in deinem Counter überhaupt keine (getakteten) 
Flipflops:

Thomas schrieb:
> process (clkCounter) begin
>         clkCounter <= clkCounter + 1;
>     end process;



Es werden nicht nur ein paar LSB Unsinn anzeigen, sondern alle Stellen 
deines Zählers: die niederwertigsten bits werden ja auch direkt für die 
Berechnung der höchstwertigen Bits verwendet.
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #3214192
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Thomas schrieb:
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 process (clkCounter) begin 

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     clkCounter <= clkCounter + 1; 

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 end process;

Das könnte abgekürzt genauso auch so beschrieben werden:
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 -- process (clkCounter) begin 

2
     clkCounter <= clkCounter + 1; 

3
 -- end process;

Und damit auch so:
1
  clkCounter <= clkCounter + 1;

Und das alles ist letztlich nichts anderes als eine in der Praxis meist 
nutzlose kombinatorische Schleife: 
http://www.lothar-miller.de/s9y/archives/42-Kombinatorische-Schleifen.html
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Dr. Schnaggels Gast #3217439
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Gemeint ist wahrscheinlich

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process (clk)

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begin

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   if rising_edge(clk) then

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        clkCounter <= clkCounter + 1;

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   end if;

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end process;


Dann kann man in der Tat das MSB von clkCounter abgreifen.
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Edi M. Gast #3218230
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Ich habe mir gerade überlegt: Eigentlich könnte es doch laufen. Die 
Zählerei = Addition um 1 wird ja immer mittels JK-FFs realiert. 
Abgebildet auf DFFs braucht es nur einen Übergriff zwischen einem FF und 
seinem Nachbarn. Das ist auch asynchron Hazardfrei. Bleibt nur das 
Problem des Umspringens. Ohne ausdrücklichen Reset und nur mit den FF 
könnte es gehen.
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Edi M. Gast #3219795
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Lothar Miller schrieb:
> Es gibt in einem FPGA keine JK-Flipflops.
Klar, deshalb sprach ich ja davon, dass man sie auf DFFs abbilden muss. 
Ausschlaggebend ist mit Bezug auf das Thema, dass ein FF immer nur von 
einem Vorgänger gespeist wird und es damit keine diskrepanten 
Interpretationen von Zuständen gibt / geben muss - bis eben auf einen 
Resetfall, den man aber nicht unbedingt braucht.
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #3220145
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E. M. schrieb:
> Du weisst, wie ein JK-FF funktioniert?
Ja. Du meinst die "Schwingungen", die ein JK-FF (theoretisch) machen 
wird, wenn J=K=1 sind.
> Das lässt sich mit etwas Logik abbilden.
Ja, mach doch. In einem FPGA. Mit LUTs und DFFs. So, dass dahinter ein 
verwertbarer Takt rauskommt (darum geht es letztlich) und nicht 
irgendein "halbanaloges" Signal (das bekommst du nämlich mit üblichen 
kombinatorischen Schleifen)...

Ich habe das nur mit dem Ringoszillator geschafft. Und das war schon mal 
soweit nachvollziehbar, dass Andere das auch hinbekommen haben: 
http://dangerousprototypes.com/docs/CPLD_ring_oscillator
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