Richtungsauswertung Drehgeber (Artikel)

@ Lukas BD (Gast)

>Ganz Unten in der gezeigten Schaltung ist ein Taktsignal gefordert.
>Woher bekomme ich das sinvollerweise?

Von einem beliebigen Taktgeber.

> Es muss ja synchron zum Drehgeber sein.

Nö, kann es auch gar nicht.

>Generieren aus den A und B Signalen des Drehgebers?

Uhhhhh!! NO!!!! Wir sind hier nicht bei Münchhausen.

Welche Logikbausteine hast du verwendet, und wie hoch ist VCC? Die 
74HCxx aus dem Artikel sollten bei 5 V die 8 MHz eigentlich schaffen. 
Bei 3,3 V wird es aber schon eng.

@ Lukas BD (Gast)

>ok, mit niedrigerem Takt geht auch nicht.

Dann hast du einen Verdrahtungsfehler.

>Es passiert folgendes: Der Ausgang fü die Richtung ist immer dann auf
>high, wenn einer der beiden drehgebersignale high ist. Sind beide
>Signale high, ist Richtung low; sind beide low, ist richtung auch
>low....

Was für ein Drehgeber ist angeschlossen? Bedenke, dass die meisten 
einfach Schalter gegen GND sind, da braucht man Pull-Up Widerstände nach 
VCC.

@ Lukas BD (Gast)

>...leider kein Verdrahtungsfehler festzustellen.

Wirklich?

Betreibe eine systematische Fehlersuche.

1.) Versorgungsspannnug an alle ICs prüfen.

2.) Messen der Eingangssignale. Kommen dort sauber 0/5V am Eingang an? 
Kann man mit dem Oszi oer beim langsamen Drehen mit dem Multimeter 
machen.

>Normalerweise hatte ichs ausgeschlossen, aber kann es damit
>zusammenhängen, dass ich statt der ..HC.. Variante die ..LS.. Variante
>genommen habe?

Ja, LS braucht bei LOW ordentlich Strom, zumindest deutlich mehr als HC. 
Wenn dein Spannungsteiler zu hochohmig ist, geht es nicht. Siehe oben.

> Sonst gibt es keine Unterschiede zu der dargestellten
> Zeichnung

3.) Prüfe die Zwischensignale.

@Lukas BD (Gast)

>Dann habe ich die Schaltung simuliert. Und siehe da, die Simulation
>zeigt exakt das Verhalten, was auch meine real aufgebaute Schaltung
>zeigt!

Also das Falsche? Zeig mal deine Simulation.

Hmm, eher unwahrscheinlich. Die Schaltung ist idetnisch zu der, nicht 
nur, weil der Autor identisch ist ;-)

http://www.dse-faq.elektronik-kompendium.de/dse-faq.htm#F.29

Die hab ich damals simuliert und sie hat gestimmt.

Denk dran, aus dem Dekoder kommt kein Takt sondern ein Clock enable!

Siehe Taktung FPGA/CPLD

Die Richtung ist nur gültig, solange CE auf High ist.

Genau ;-)
Das ist ein Spartrick aus der guten, alten TTL-Zeit.