Platinen-Layout, bitte um Feedback

Generell solltest du die Quarze besser platzieren. Sie sollten die
höchste Priorität bei der Platzierung haben.

Des weiteren kann ich nur davon abraten Leitungen zuerst zu verbreitern
und dann wieder zu verschmälern. So was macht nur in sehr wenigen
Situationen Sinn.

Generell so wenige Ecken wie möglich und auch aus Diversen Gründen
möglichst breite 45 Grad Phasen bevorzugen.

Bei QU3 könntest du Problemlos die darüber liegenden Leitungen etwas
runter ziehen und der inneren eine etwas bessere Phase spendieren.

Korrigiere die Sachen mal und poste anschließend das neue Layout.

Beste Gruesse

Reinhard Kern schrieb:
> Hallo,
>
> beide Seiten enthalten Flächenstücke, die mit keinem Potential verbunden
> sind. Diese floaten also frei, sind schädlich und müssen entfernt
> werden.
>
> Gruss Reinhard

Naja frei floaten sie nicht, da sie durchkontaktiert und unten verbunden 
und an die Schrimungen der einzelnen Buchsen angeschlossen sind. 
Allerdings macht die Masse Flaeche oben echt wenig Sinn, da sie so 
zerstueckelt ist.

In diesem Fall wuerde ich die TOP-Masseflaechen weg machen und einzelne 
GND Vias setzen.

Beste Gruesse

Marco Haeuser schrieb:
> Generell solltest du die Quarze besser platzieren. Sie sollten die
> höchste Priorität bei der Platzierung haben.
> ...
> Bei QU3 könntest du Problemlos die darüber liegenden Leitungen etwas
> runter ziehen und der inneren eine etwas bessere Phase spendieren.

Wie stellst du dir im Allgemeinen eine bessere Platzierung der Quarze in 
meinem Fall vor?

QU3 noch weiter nach unten / näher an IC zu verschieben, halte ich nicht 
sehr sinnvoll, da nicht ausreichend Platz (siehe Bild) zur Verfügung 
steht.
Bei Überprüfung mit DRC-Regeln einiger LP-Hersteller, z.b. Leiton, 
PCB-Pool, ... traten Fehler auf.

Die Quarze habe ich nach Empfehlungen der Routing-Guides von IC1 und IC2 
gemacht. Das wird so schon ok sein. ;-)

Das da im Moment kein Platz ist, ist offensichtlich. Die Frage ist, 
welche Funktion haben die dazwischen liegenden Wiederstaende? (Nicht die 
Koppel C's!)

Ich wuerde immer die Quarze (incl. Koppel C's) als erstes nachdem IC 
platzieren, und zwar so Nahe als moeglich. Die anderen Sachen kannst du 
gerne weiter entfernt haben. Das Routing an sich ist uebrigens was die 
Quarze angeht, durchaus ok.


Was du allerdings mit den DRC Fehlern meinst ist mir nicht ganz klar.

Ausserdem wuerde ich ein 4 Lagen Layout, mit innen liegender VCC und GND 
bevorzugen. Wuerde vieles vereinfachen und kosten bei den meisten LP 
Herstellern auch nicht wirklich viel mehr.


PS: Alle meine Kommentare sind nur Ratschlaege. Du kannst sie 
einarbeiten oder auch nicht. Jeder soll sein eigenes Lehrgeld zahlen 
duerfen :)

Marco Haeuser schrieb:
> Was du allerdings mit den DRC Fehlern meinst ist mir nicht ganz klar.
Wenn ich deiner Meinung nach den Quarz QU3 und umliegenden Leiterbahnen 
näher an IC2 schiebe, erhalten ich Fehlermeldungen bezüglich der 
Abstände.

> Ausserdem wuerde ich ein 4 Lagen Layout, mit innen liegender VCC und GND
> bevorzugen. Wuerde vieles vereinfachen und kosten bei den meisten LP
> Herstellern auch nicht wirklich viel mehr.
Ein 4-Lagen-Layout ist mit der Cadsoft Eagle - Light Edition leider 
nicht möglich.

> PS: Alle meine Kommentare sind nur Ratschlaege. Du kannst sie
> einarbeiten oder auch nicht. Jeder soll sein eigenes Lehrgeld zahlen
> duerfen :)
Klar.

In erster Linie geht es mir darum, dass ihr mir elementare Fehler 
aufzeigt wo noch Verbesserungen nötig sind.

Über Grundsatz-Diskussionen von 'Massefläche auf Top-/ Bottom-Layer' 
möchte ich diesen Thread hier nicht 'mißbrauchen', da er mich nicht zur 
fertigen Platine führt. Habe hier im Forum ausreichend darüber gelesen / 
lesen können.

Hallo µC-Gemeinde und Eagle-Experten,

könnt ihr nochmal mein Layout sichten, um mir hilfreiche Tipps / 
Verbesserungen mitzuteilen?

Möchte die Platine zum Ende der Woche zum LP-Hersteller schicken.

Im Vorfeld schon mal vielen Dank für eure Unterstützung.