Gast
#3297633
Hallo, ich bin auf der Suche nach einer kleinen programmierbaren Logik, welche eine 8 bit seriell-zu-parallel Wandlung durchführt um einen Mikrocontroller ein wenig zu entlasten. Nun gibt es zB die Coolrunner II CPLDs mit sehr geringen statischen Stromverbrauch (~10-20uA). Da die eigentliche Samplingrate nur zwischen 212 und 1694 kHz liegen wird, sollte sich der dynamische Verbrauch im Bereich von wenigen 100uA bewegen. Nun zieht so ein Coolrunner II laut Xilinx aber mehrere zig mA während der Power-Up Sequence, was vermutlich dem Flash geschuldet ist. Da ohnehin ein Mikrocontroller verwendet wird, wär eine non-volatiler Speicher am CPLD garnicht notwendig. Die Konfiguration könnte gleich der uC übernehmen. Die Zeit dafür sollte nur weniger als 1ms betragen, was für einen kleinen CPLD hoffentlich machbar ist. Jetzt ist nur die Frage ob es programmierbare Logik für solch einen Anwendungsfall gibt? Idealerweise sollte die Power-Up Sequence mit Konfiguration auch nicht mehr als 500uA ziehen. Als Microcontroller war ein sparsamer Cortex M0+ angedacht der bei einem MHz durchaus schon mit <250uA laufen kann.