Fragen zu den Möglichkeiten der Xilinx DCM

Zuerst wird dividiert, dann multipliziert.
(200/16) * 21 = 262,5.

Nee, Nee, da kann was nicht stimmen. Es muss erst multipliziert werden, 
um einen internen Oszillator zu treiben und der hat dann für alle 
Ausgänge eine festgelegte Frequenz. 262,5 und 210 sind beide durch 3 
teilbar, man erhält also: 87,5 und 70. Diese sind wieder durch 5 teilbar 
und man erhält: 17,5 und 14. Diese Zahlen haben keine gemeinsamen 
Primfaktoren mehr. Folglich ist die Oszillation bei: 245. Hochgerechnet 
auf die anderen Beispiele müste man auf die Bedarfszahl kommen.

E. M. schrieb:
> Es muss erst multipliziert werden,
> um einen internen Oszillator zu treiben und der hat dann für alle
> Ausgänge eine festgelegte Frequenz.
Das gilt für eine PLL. Aber der DCM von Xilinx arbeitet nach einem 
anderen Prinzip.

Duke

Wenn die Takte aus einem DMC kommen, muss die Frequenz aber dieselbe 
sein, also ein KGV der Ausgangstakte. Es sei denn, es werden mehrere 
parallel benutzt.

Ist dies vielleicht der Fall? - die Absicht?
Beitrag "Mehrere PLLs an einem Input Pin betreiben?"

>Zuerst wird dividiert, dann multipliziert.
>(200/16) * 21 = 262,5.

Wie macht er das bei den anderen Takten?
Die Einstellungen sind diese hier:


-- "Output    Output      Phase     Duty      Pk-to-Pk        Phase"
-- "Clock    Freq (MHz) (degrees) Cycle (%) Jitter (ps)  Error (ps)"
--------------------------------------------------------------------

-- CLK_OUT1___150.000______0.000______50.0______101.763_____87.375
-- CLK_OUT2___175.000______0.000______50.0_______98.763_____87.375
-- CLK_OUT3___200.000______0.000______50.0_______96.237_____87.375
-- CLK_OUT4___210.000______0.000______50.0_______95.331_____87.375
-- CLK_OUT5___262.500______0.000______50.0_______91.296_____87.375
--
---------------------------------------------------------------------
-- "Input Clock   Freq (MHz)    Input Jitter (UI)"
---------------------------------------------------------------------
-- __primary_____________200____________0.010