@ Luke.skywalker (Gast)
>da ist vermutlich etwas dran. Die besagten Signale werden von einem
>Zustandsautomaten erzeugt und sind synchron zu einer internen Clock.
einer internen Clock?
Oder vielleicht interner Takt? (Denglisch ist bäh)
> Die
>anzusteuernde Komponente ist ebenfalls synchron zu dieser Clock. Es
>handelt sich dabei um einen zugelieferten IP-Core. Ich gehe mal davon
>aus, dass das Clock Signal um Bruchteile schneller ist, als das das
>hervorgehobene Signal (internes Clock-Netz) und deswegen nicht
>eingetaktet wird.
Nein, das ist vollkommen normales Verhalten, wenn gleich die Darstellung
irritiert. Die Ausgangsdaten das Zustandsautomaten änderns sich eine
geradezu winzige Zeit nach der steigenden Flanke des Taktes. Das ist ein
sogenannter Delta-Zyklus, welcher sich aus der Logik des Ablaufs ergibt.
Das FlipFlop "sieht" die Flanke und reagiert daraus.
Leider ist die Verzögerungszeit bei einer reinen Verhaltenssimulation
0ns, damit sieht es so aus, als ob Taktflanke und Signalwechsel EXAKT
gleichzeitig passieren. Tun sie aber nicht.
> Was macht man in einem solchen Fall? (außer einen
>zusätzlichen Zustand einführen)
Das ist eine Lösung für ein nicht vorhandenes Problem. Denn es wird '0'
eingetaktet. Immer der Zustand, der VOR der Taktflanke vorhanden ist.
Mit diesem Wissen kann man die Darstellung problemlos verstehen.
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