VHDL: Signalzuweisung in for-loop

Robert B. OP #3378983
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Hallo zusammen,

ich würde in VHDL Signale gern in einer for-loop einander zuweisen. 
Allerdings bekomme ich "Syntax error near loop". Hoffe hier kann mir 
jemand helfen, den Fehler zu finden.

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entity subproduct_comp is

2
    Port ( a : in  STD_LOGIC;

3
           factor : in  STD_LOGIC_VECTOR (23 downto 0);

4
        subproduct : out STD_LOGIC_VECTOR (23 downto 0));

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end subproduct_comp;

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architecture Behavioral of subproduct_comp is

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9
begin

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    make_subproduct : for i in 0 to 23 loop

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      subproduct(i) <= a AND factor(i);

12
    end loop make_subproduct;

13


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end Behavioral;


Die Fehlermeldung ist folgende:
ERROR:HDLCompiler:806 - "K:/subproduct.vhd" Line 41: Syntax error near 
"loop".
ERROR:HDLCompiler:806 - "K:/subproduct.vhd" Line 43: Syntax error near 
"loop".
ERROR:HDLCompiler:841 - "K:/subproduct.vhd" Line 43: Expecting type 
void for <make_subproduct>.
ERROR:HDLCompiler:854 - "K:/subproduct.vhd" Line 38: Unit <behavioral> 
ignored due to previous errors.
VHDL file K:/subproduct.vhd ignored due to errors
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Leonard Lebewohl Gast #3379106
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Marten W. schrieb:
> Das deine loop in keinen "Process" ist, brauchst du ein generate:
>
> so sollte es gehen
>
>
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>    make_subproduct : for i in 0 to 23  generate

2
>       subproduct(i) <= a AND factor(i);

3
>     end generate make_subproduct;

4
>


Das wird nicht gehen weil die typen beim AND nicht passen.

MfG
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Mario Gast #3379168
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Anschlussfrage:

Ich habe:

entity irgendwas is
    Port ( mc_port_out_0 : out STD_LOGIC_VECTOR (7 downto 0);
           mc_port_out_1 : out STD_LOGIC_VECTOR (7 downto 0);
                      ...
           mc_port_out_14 : out STD_LOGIC_VECTOR (7 downto 0);
           mc_port_out_15 : out STD_LOGIC_VECTOR (7 downto 0));
end irgendwas;

also 16 Ports, kann man da was mit FOR bla GENERATE machen um das zu 
verkürzen???
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Marten W. Persönliche Seite #3379286
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Ich glaube nicht, dass ein Generate in einer Entity funktioniert.
So ein Problem habe ich immer mit einem Package erschlagen (keine Ahnung 
ob das ein guter/richtiger Weg ist).

Package file:
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package bla_package is

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constant mc_port_count : integer := 16;

4
type mc_ports_t is array(0 to mc_port_count-1) of std_logic_vector(7 downto 0);

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6
end bla_package;


Dann bei Bedarf benutzen:
1
...

2
...

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use work.bla_package.all;

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...

5


6
entity bla is

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{

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...

9
mc_ports : out mc_ports_t;

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...

11
}

12
end entity;
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