Constraining - asynchroner Fifo Xilinx ISE 14.6

Nimm Altera, da ist das kein Problem.

Hallbergmoserer schrieb:
> Nimm Altera, da ist das kein Problem.
Achso?
Der CoreGen von Altera erzeugt wohl die benötigten TIG constraints für 
Xilinx ISE 14.6? Wäre mir neu...

GH schrieb:
> Leider kann ich in dem ucf file des Referenzdesigns keine TIG
> constraints finden.
Welche Dateien werden bei Dir vom Core Generator erzeugt?

> Welche TIGs muss ich setzen?
Schafft denn Dein Design das Timing?
Wenn ja, brauchst Du auch keine zusätzlichen TIG's.

> Die Constraints aus älteren Cores, z.B.:
[...]
> funktionieren leider nicht mit der Coreversion 9.3 !
Das ist der Fortschritt. Offenbar hat sich intern was getan, so das 
jetzt neue Instanzpfade und -namen genutzt werden.
Notfalls kann man mit dem FPGA-Editor nach den aktuell verwendeten 
Pfaden suchen.

Duke

Hallo,

ich habe es rausgefunden. Es werden drei Constraints benötigt:

NET 
"*U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/w 
r_pntr_gc*"  TIG;

NET 
"*U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/r 
d_pntr_gc*"  TIG;

NET 
"*U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/g 
sync_stage*"  TIG;


--> Problem gelöst

viele grüße GH

Wie heißt jetzt dein Eintrag im UCF File?

Brauche ich diese constraining auch wenn ich den Fifo aus nativen VHDL 
code erzeuge Fragezeichen

Habe genau dasselbe Problem: Wie finde ich die benötigten Signale? Kann 
man das pauschal für die FIFO-Sigs machen?

Geht das irgendwie im VHDL-file? Das Problem ist, dass ich 64 kleine 
FiFos einbauen muss und jeweils 8 in 8 Gruppen instanziiere. Ich würde 
gerne der Synthese einmal im FiFO.vhdl diese Ignores mitgeben.