Problem beim Erstellen eines NOR-Elements in VHDL

student 08{15 Gast #3408009
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Hallo Leute,

ich habe ein Problem beim Erstellen eines NOR-Elements mit den Eingängen 
A und B. Hoffe, mir kann Jemand helfen.
Hier ist mein Code. Leider funktioniert es nicht, ich weiß aber nicht 
warum...

Gruß,
student 08/15

1
library ieee;

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use ieee.std_logic_1164.all;

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entity nor2 is

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  port(

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  A, B: in std_logic;

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  Y: out std_logic

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  );

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end entity nor2;

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architecture behavior of nor2 is

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16
begin

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  main: process(A,B) is

18
  

19
  begin

20
    Y <= A nor B;

21
  

22
  end process main;

23


24
end architecture behavior
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student 08/15 Gast #3408029
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Ich habe den Code abgespeichert und dann kam diese Fehlermeldung
Es wird eine ganze Fehlerliste angezeigt:


E:/Studium/1. Semester/Digitaltechnik/Diamond_Projects/Nor2.vhd(7,7-7,9) 
ERROR: (VHDL-1261) syntax error near in
E:/Studium/1. 
Semester/Digitaltechnik/Diamond_Projects/Nor2.vhd(17,18-17,19) ERROR: 
(VHDL-1223) b is already declared in this region
E:/Studium/1. 
Semester/Digitaltechnik/Diamond_Projects/Nor2.vhd(11,1-11,4) ERROR: 
(VHDL-1261) syntax error near end
E:/Studium/1. 
Semester/Digitaltechnik/Diamond_Projects/Nor2.vhd(14,19-14,21) ERROR: 
(VHDL-1261) syntax error near is
E:/Studium/1. 
Semester/Digitaltechnik/Diamond_Projects/Nor2.vhd(14,14-14,16) ERROR: 
(VHDL-1261) syntax error near of
E:/Studium/1. 
Semester/Digitaltechnik/Diamond_Projects/Nor2.vhd(1,1-26,1) ERROR: 
(VHDL-1283) unexpected EOF
E:/Studium/1. 
Semester/Digitaltechnik/Diamond_Projects/Nor2.vhd(1,1-26,1) ERROR: 
(VHDL-1283) unexpected EOF
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