Ich hab eine 10 MHz Clock (5 V Pegel, CMOS-Ausgang), von der ich gerne eine 20 MHz Clock ableiten würde; mit möglichst niedrigem Jitter. Geht das mit 'ner Trickschaltung ohne PLL oder komm ich um eine PLL nicht rum? Die Phasenlage ist mir egal. Nur die Frequenz ist wichtig und möglichst wenig Jitter.
Gast
#3502986
Mal blöde gefragt: warum nimmt du nicht ne 20mhz clock und leitete davon ne 10mhz clock ab?
Gast
#3502987
NB3N501, NB3N502 oder NB3N511
Gast
#3503055
Wenn es nicht exakt 50:50 duty cycle sein muss, würde ich 3 bis 4 XOR Gatter eines 74LS86 nehmen. Ein Eingang bekommt den Takt, der andere einen mit 2 - 3 Gattern verzögerten Takt. Die propagation delay liegt bei ca. 15-20 ns. Der Jitter wäre damit minimal bei einer Gatterlaufzeit Verzögerung zum 10MHz Takt.
Vieleicht mit einer 50ns Delay-Line und XOR? http://www.digikey.com/product-search/en/integrated-circuits-ics/clock-timing-delay-lines/2556128
Gast
#3503080
Den Clock auf ein pos. und neg. flankengtriggertes Monoflop...
Gast
#3503089
ich, nicht du schrieb: > Mal blöde gefragt: warum nimmt du nicht ne 20mhz clock und leitete davon > ne 10mhz clock ab? Mal 'ne noch blödere Frage: Was schreibst du von Millihertz, wenn es um Megahertz geht.
pitschu schrieb: > Wenn es nicht exakt 50:50 duty cycle sein muss, würde ich 3 bis 4 XOR > Gatter eines 74LS86 nehmen. Ein Eingang bekommt den Takt, der andere > einen mit 2 - 3 Gattern verzögerten Takt. Die propagation delay liegt > bei ca. 15-20 ns. Der Jitter wäre damit minimal bei einer Gatterlaufzeit > Verzögerung zum 10MHz Takt. Dies und das: Digi schrieb: > Den Clock auf ein pos. und neg. flankengtriggertes Monoflop... laufen dann ja circa aufs gleiche raus. Schau ich mir mal an, danke!
Gast
#3503200
Marian B. schrieb: > laufen dann ja circa aufs gleiche raus. ... wie was?
Flankengesteuerte Flipflops werden doch wahrscheinlich genauso realisiert, indem Flanken über Gatterlaufzeiten in Nadelimpulse umgesetzt werden. Und das ist dann letzlich die Lösung von pitschu.