Gast
#3651968
Hallo! ich versuche mich in den nächsten Wochen ein bisschen in FPGAs einzuarbeiten, hab heute das erste Mal damit zu tun. Habe ein Dev-Board (Spartan3e-1600 von Digilent). Dazu habe ich mir das Xilinx ISE Webpack 14.7 heruntergeladen und einmal ein einfaches Testprogramm geschrieben. Ich finde das alles im Moment ein wenig unübersichtlich. library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity ew is Port ( A : out STD_LOGIC); end ew; architecture Behavioral of ew is begin A<='1'; end Behavioral; ,dann habe ich A im ucf mit einem Pin verlinkt. NET "A" LOC = A8; Das passt bis jetzt so oder? Wenn ich das jetzt durchlaufen lasse,funktioniert Synthesize und Implement Design, aber es kommt bei "Generate Programming File" folgender Fehler: WARNING:Bitgen:26 - Bitgen only supports DRC but not bitstream generation on this device. This condition can occur if there are problems obtaining a license to run bitgen or if the design targets a device which is Early Access. Ich nehme an Bitstream ist die Art wie das Programm auf den FPGA kommt. Bei Bitstream wird direkt der fpga beschrieben, alternativ könnte ich ws. noch irgendwie einen Speicherbaustein auf dem Board ansprechen der mir dann den fpga programmiert stimmt das so? Was kann ich tun um das Problem zu lösen? Lizenz verwende ich diese die ich zugeschickt bekomme wenn ichs als Webpack registriere. danke vielmals, Thomas