Ausschaltverzögerung in VHDL

Hallo,
ich würde gerne eine Ausschaltverzögerung in VHDL beschreiben. Ich 
bekomme einen kurzen Impuls der für mehrere Takte gehalten werden soll. 
Ich hab da auch einen Ansatz, nur gibt es da ein Problem, das Ding ist 
taktflankengesteuert=> der kurze Impuls wird nur manchmal erkannt.

process(clk)
begin
  if rising_edge(clk) then

    if inp='1' then
      cnt <= "000000";
    elsif cnt /=19 then
      cnt <= cnt+1;
    end if;

    if cnt=19 then
      outp <='0';
    else
      outp <='1';
    end if;

  end if;
end process;

LG David Illichmann