Ich mache gerade meine ersten FPGA Versuche für den RedPitaya mit xilinx VIVADO. Ein kompletter Lauf (Synthese,Implementation,Bitstream) dauert auf meinem Windows viele Minuten. Ist das normal? Kann man das beschleunigen?
Gast
#3719478
Martin O. schrieb: > viele Minuten. Ist das normal? Leider ja. Das ist halt kein C Compiler ;-) Bei größeren FPGAs und Designs kann sowas auch gerne mal ne Stunde dauern.
Geht doch noch. Für ein mittelvolles Artix 7 200T Design mit allen 16 MGT Transceivern und jeder Menge benutztem BlockRAM dauert das hier schon mal locker 1,5 Stunden bis zum Bitfile.
Gast
#3719589
Kommt vor allem auf deinen Prozessor an. Single Core Performance ist das was hier zählt. Aktueller Core i7 sollte helfen ;)
Gast
#3719681
Martin O. schrieb: > Kann man das beschleunigen? Wenn es nur um Versuche geht, reicht doch die Synthese. Damit kann man die Beschreibung testen und simulieren. Erst wenn die Beschreibung dann wirklich auf den FPGA soll, muss man den Rest machen.
Scheint leider so zu sein. Habe dasselbe Projekt im Rahmen einer "Next-FPGA-Evaluation" sowohl mit Quartus II (Altera) und Vivado (damals noch 2013.1) synthetisiert. Vivado brauchte (auch mit 4-Proc-P&R) immer etwa dreimal so lange (1.5h statt 0.5h) wie Quartus. Nur schon der Syntax-Check in der Synthese dauert eine gefühlte Ewigkeit. Wenn Du schon vor der Vivado-Synthese simulierst und dafür schaust, dass die Source sauber ist, hilft das ungemein. Auch wenn es nicht Faktoren bringt: Vivado (2013.1 64-bit) benutzt als Default maxThreads = 2. Mach also (wenn Du soviele Procs hast)
1 | |
Entweder im *.tcl oder in der Commandline, im GUI habe ich es nicht gefunden (reduzierte bei mir die Durchlaufzeit von 2 auf 1.5h).