Hallo Zusammen,
ich habe für ein kleines Projekt von mir eine Platine entworfen. Hatte
dazu in der Vergangenheit schon die ein oder andere Frage hier gestellt
und super Hilfe erhalten. Falls jemand einen kurzen Moment hat einen
Blick auf das gesamte Layout zu werfen würde ich mich sehr freuen.
(Layout als PNG + Eagle Schaltplan und Layout im Anhang)
Zur Funktion:
Das Board dient dazu einen ATmega328 mit GPS Empfänger und diverser
Peripherie (Servo, Display, I2C Slaves) zu verbinden. Der GPS Empfänger
kommt direkt aufs Board, die Peripherie jeweils über Steckerleisten
dran. Stromversorung erfolgt über einen LDO, weiterhin ist eine
Soft-Power-Off Schaltung umgesetzt um das ganze komplett Stromlos zu
schalten wenn es nicht in Verwendung ist. Als Taktquelle kommt ein
Quarzoscilator zum Einsatz.
Die Werte der Wiederstände sind noch nicht alle Dimensioniert, sollte
aber für die Fertigung der Platine erstmal keine Rolle spielen.
Was haltet ihr von meinem Layout bzw. habe ich Fehler übersehen?
Tausend Dank für eure Hilfe!
Sieht ganz ok aus, wobei da auch nichts spezielles dran ist. Die
GND-Planes sehen etwas komisch aus, warum ist links die untere nicht auf
dem ganzen board???
Hallo,
lass mal einen DRC drüber laufen (Winkel, Clearance, ...).
Den Schaltplan kann man auch noch etwas gruppieren.
- bessere Anordnung der Symbolik
Ich würde dir empfehlen Symbole mit unterschiedlichen Potentialen auch
ihrer Wertigkeit anzuordnen.
positives Potential
Nullpotential (meist GND)
negatives Potential
Hallo Leute, super, vielen vielen Dank für eure Hinweise!
Hitzetod schrieb:> warum ist links die untere nicht auf> dem ganzen board???
In dem Desing Guide vom Hersteller des Moduls stand, es solle ein solid
ground möglichst direkt auf das layer unter dem Modul, hatte Sorgen,
dass ein weiterer ground auf dem layer darunter zu Störungen führt.
Sollte ich das noch ändern?
@Eagle_Layouter
Danke für die Hinweise, werde den Schaltplan noch in Ordnung bringen...
Eagle_Layouter schrieb:> unter'm Quarz keine Leitung verlegen
Danke. Ist die GND Leitung, auch die nicht, oder?
Lg
Hallo Leute,
habe den Schaltplan aufgeräumt (als png im Anhang) und das Layout etwas
angepasst (Leitungen unterm Quarz).
Was haltet ihr davon? Passt in euren Augen alles, oder habe ich noch was
übersehen?
Leiterbahnen in einem von dir definierten trestrict-Polygon sind eine
schlechte Idee.
Wenn es dir nur darum geht, den GND-Layer "formschön" hinzubekommen,
passe das GND-Polygon an.
Was ist mit R13 passiert? Versehentlich gelöscht?
Versuch unnötige Knicke in Leitungen zu vermeiden.
- Leitungen (BOTTOM) unter dem Batteriehalter
- Leitungen (TOP, 9-16) am Atmega
- BATT_SENSE kann noch etwas runter -> vergrößert deine GND-Fläche
Masseverbindung zwischen C1 und C2 auftrennen und C1 separat mit einem
GND-Via versehen.
Anschlußleitungen vom Atmega (9-16) sind nicht alle mittig an den Pads
angeschlossen. Rippe die nochmal auf und route vom SMD-Pad weg.
Knickwinkel einiger Leitungen != 90° oder 45°, so gewollt?
Stell doch mal bitte ein Layout-Bild ohne die folgenden Layer ein. Hier
gleich die Eingabe für die Kommandozeile zum Ausblenden der Lagen.
Display -tStop -tRestrict -Drills;
Hoffe dass du es mir nicht übel nimmst, dass es mehr geworden ist. Soll
nur als Hilfestellung dienen.
Für ein paar cent mehr für einen weiteren Mosfet (Anti-seriell) könntest
du das Ganze noch gegen Verpolung schützen. BTW: Warum muss es
ausgerechnet so ein teuerer Mosfet sein.
Ich würde den OE vom Oszillator auf einen definierten Pegel legen.
Niemals aber einfach offen lassen. Auch wenn sowas im Datenblatt steht:
"can/may be left unconnected". Schon der kleinste ungünstige EMV-Dreck
reicht sonst, um den Oszillator kurz abzuschalten...
Eagle_Layouter schrieb:> Hoffe dass du es mir nicht übel nimmst, dass es mehr geworden ist. Soll> nur als Hilfestellung dienen.
Kein Stück. Freue mich sehr über das ausführliche Feedback. Je
kritischer desto lieber ;-) Danke!
Ich habe jetzt alle Anregungen von Eagle_Layouter umgesetzt. Weiterhin
habe ich das trestrict-Polygon an den meisten Stellen entfernt und die
GND Polygone entsprechend angepasst.
Eagle_Layouter schrieb:> Was ist mit R13 passiert? Versehentlich gelöscht?
Hatte ich rausgenommen aus Platz gründen und weil im Datenblatt steht,
ist nicht nötig.
Lothar Miller schrieb:> Ich würde den OE vom Oszillator auf einen definierten Pegel legen.
Habe ihn jetzt wieder rein gemacht. Weiterhin ist die Batt Sense
"Messschaltung" mit Spannungsteiler nun etwas gewandert.
Weiterhin habe ich das MOSFET gegen ein anderes ersetzt. Antiserielle
Schaltung eines zweiten ist eine interessante Idee. Habe es aber aus
Platzgründen und da Verpolschutz für dieses Projekt nicht so wichtig ist
weggelassen.
Im Anhang dann die aktuelle Version (exportiert wie von Eagle_Layouter
vorgeschlagen). Würde mich sehr freuen zu hören was ihr vom aktuellen
Stand haltet.
Viele Grüße und vielen Dank
Hallo Michael,
mach doch um einen Schaltplan nen Rahmen drum rum. Macht mehr her ;-)
bei minimalen Aufwand. So kann man auch schneller Dinge über die
Koordinaten des Rahmens lokalisieren.
Bei Q1 und T1 ist eine Juntion zuviel.
Warum benennst du deinen P-Kanal-FET mit Q1?
Hab ich da was verpasst?
Nutzt du selbst erstellte oder die Cadsoft-Libs?
Danke!
Eagle_Layouter schrieb:> mach doch um einen Schaltplan nen Rahmen drum rum.
+1. Habe ich gemacht.
Eagle_Layouter schrieb:> T1 ist eine Juntion zuviel.
Wo genau? Habe die irgendwie nicht gefunden.
Eagle_Layouter schrieb:> Warum benennst du deinen P-Kanal-FET mit Q1?
Nutze überwiegend die Eagle Libs, aus der kam auch das Q. Habe ihn mal
umbenannt.
So, habe noch eine Überarbeitung an der Ground Plane vorgenommen.
Konkret habe ich sie oben beim LDO so angepasst, dass der Ground vom LDO
sicherer durch die beiden Cs gepuffert wird.
Ich habe noch eine Frage zu den VIAs. Sollte ich noch welche unterm dem
LDO anbringen? Gibt es sonst noch stellen, wo welche hin sollten?
Abschließend noch eine Sache zum Quarz. Ist das dort mit der Ground
Plane so in Ordnung? Also keine auf dem Layer direkt darunter, aber eine
auf dem danach folgenden?
Viele Grüße und vielen Dank
Hallo Michael,
zum Schaltplan:
wie oben schon angedeutet, hast den Tipp mit der Symbolik (Potentiale)
umgesetzt. Noch ein Tipp: Symbolik auf in Flussrichtung zeichnen. So
erkennt man schon beim drauf schauen, wo es lang geht.
Ist wie mit einem Buch lesen. Da ist bei uns i.d.R. die Leserichtung von
links -> rechts
Ich würde noch:
- T1 und die Widerstände R2 und R3 mit dem Link-Label spiegeln
- Spannungsteiler (BAT_SENSE) und LDO rechts von PowerIn / PowerSwitch
zum Quarz:
Keine Signalleitungen unter dem Quarz (ausgnommen die
Anschlussleitungen).
siehe Link: http://www.lothar-miller.de/s9y/categories/33-Quarz
d.h. entweder:
- Bibliothek überarbeiten oder
- xtra Flächen an der Stelle des Quarzes zeichnen (tKeepout, bKeeputout,
bRestrict, vRestrict)
zum LDO:
ich würde unter dem LDO noch einige Vias setzen.
Anbei ein Bild als Tipp wie ich es in meinem Projekt umgesetzt habe.
Eventl. hilft es dir ja weiter oder überdenkst es nochmal / läßt es so.
Danke für das Feedback und die Tips. Werde ich soweit als möglich
umsetzen!
Ich habe noch eine Frage zum LDO und den vias. Und zwar bin ich etwas
unsicher, wie der Kondensator angebunden werden sollte. Also so kurz und
direkt wie möglich, aber wie wirken sich da zusätzliche vias unter dem
LDO aus. Würden die nicht dazu führen, dass es einen GND Pfad gibt der
nicht an den Kondensatoren vorbeiführt?
Viele Grüße
So Leute, ich denke ich bin fertig mit dem Layout... Hoffe ich habe
nichts übersehen?! Anbei das fertige Design, wenn noch wer was entdeckt
freue ich mich tierisch über ne Rückmeldung...Würde das ganze dann die
nächsten Tage zu Jakob / Seeed Studio in die Fertigung schicken.
Ganz herzlichen Dank an euch alle für eure super Hilfe. Das Forum ist
wirklich klasse! Besondere Dank an Eagle_Layouter für das super
ausführliche und Hilfreiche Feedback! Schick mir doch mal ne PN, würde
dir gerne mit ner Flasche Wein nem Bitcoin oder änhlichem Danken.
Viele Grüße
Hi,
Servos können sehr plötzlich viel Strom verbrauchen. Wenn dann UB+
zusammenbricht bleibt allem was an VCC hängt nur noch das bisschen was
in C5 ist.
Daher würde ich dazu raten den Servo etwas zu entkoppeln. Ein möglichst
großes C und eine Induktivität davor oder so. Selbst wenn UB+ nicht ganz
zusammenbricht hat der LDO dann mehr Zeit um auf Schwankungen zu
reagieren.
Batt_Sense wird auch sehr rauschen wenn der Servo was tut. Falls das
nicht gewünscht ist könnte ein Kondensator parallel zu R5 helfen.
Für das Display und den 4 poligen GPS-Stecker kann es auch nicht schaden
ein Abblockkondensator einzuplanen.
Falls EMV ein Thema sein sollte könnte man noch über Filter und
Schutzdioden nachdenken ;)
Bis auf den Strom für den Servo find ich das auf den ersten Blick schon
gut. Bitte berichte ob es später alles funktioniert hat :)
Hallo Leute,
ich habe die letzten Tage noch ein paar Anpassungen an dem Board
vorgenommen. Insbesondere habe ich die von Tom B. und Eagle_Layouter
vorgeschlagenen Schutzschaltungen und Abblockkondensatoren umgesetzt.
Am Servo befindet sich ein LC-Filter. Weiterhin habe ich ein paar
Bauteile auf das Bottom Layer gepackt, damit die Platine oben nicht so
voll ist.
Falls jemand noch einen Moment Zeit findet würde ich mich über ein
abschließendes Feedback sehr freuen!
layout.png
(490 KB)
