[V] Digilent Nexys + Breadboard

#3811452
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Martin Wende schrieb:
> Die Flankensteilheit ist bei FPGAs im Constraintfile einstellbar, sogar
> der maximale Ausgangsstrom.
> Hast wohl noch nicht so oft mit FPGAs gearbeitet, ne ;)?

Die Vermutung stimmt so nicht ganz! Ich nutze gerne CPLDs und kleinere 
FPGAs. Beim MAXV lass ich auch die Ausgänge langsamer schalten, trotzdem 
sind die Steilheiten noch recht flink. Vielleicht bin ich auch einfach 
zu konservativ...
#3811503
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Bis auf den Spartan 3 kenne ich mich nicht mit den neusten Derivaten von 
Xilinx aus. Allerdings gefällt mir persönlich die MAXV Serie als CPLD 
Ersatz ausgesprochen gut. Hat Schmitttrigger-Eingänge, immer definierte 
Ausgänge, Output-Enable Eingang, ist ausgesprochen recht schnell und ist 
relativ günstig.

Das gleiche FPGA Board habe ich auch zu hause. Nur sehr schade, dass 
kein FLASH Baustein onboard ist.

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