Johann schrieb:
> Der Schematic Editor ist so mit Bugs verseucht
Die gesamte Xilinx Tool Chain ist mit bugs verseucht!
Auf einem Seminar von PLC2 verkündete der Vortragende mal verschmitzt,
das sei Strategie, um die Zahl der Designer, die Probleme beim
Entwicklen bekommen zu erhöhen und damit mehr kostenpflichtige Anfragen
an den Support zu generieren, der dann seinerseits die Leute erstmal in
die Irre schickt und dass von diesem Umstand viele Firmen wie die seine
bestens leben können. War wohl nicht 100% Ernst gemeint aber auch er rät
klar von der ISE und dem Grafikgepinsele ab. Bekam auch viel Applaus.
Ich kann es auch immer noch nicht begreifen, warum überhaupt noch
Entwickler existieren, die mit dem Zeug arbeiten wollen (bzw "muessen"),
wo es doch Drittanbieter für HDL-Verwaltung und -synthese in Massen
gibt. Wenigstens diese dämliche IDE sollte man sich sparen und sein VHDL
einfach Xilinx-unabhängig (soweit möglich) schreibt und die grafische
Doku per Hand macht, damit es auch für andere FPGAs passt.
Wir haben in der Firma sicher 10 Projekte, wo nahezu ein und dieselbe
VHDL in mehreren PCBs verwendet wird und auf Altera umgestellt wird,
während aus Kompatiblitätsgründen Xilinx beibehalten wird. Deshalb
werden die Designs herstellerunabhägig gepflegt. Keine Sau käme auf die
Idee, jedesmal zwei Editoren aufzumachen und bei Altera oder gar Xilinx
die Symbole zu ändern und Striche zu malen. Das ist grobe
Zeitverschwendung. Bei jedem Update der IDE ist mit neuen bugs und
Importproblemen zu rechnen.
Ich mache stattdessen einfach die gezeichnete Grafik auf (Word Draw),
male eine Leitung rein und schreibe dran, warum es geändert wurde. Dann
wird das archiviert und in Subversion eingecheckt mitsamt einer
Änderungsliste. Dann wird das in VHDL nachgezogen - je nach Bedarf im
logischen layer oder in den beiden physischen Topleveln für beide
Bausteine. Änderungsaufwand für eine komplette Busumverdrahtung mit
Interfacetausch zuletzt 1.5 Stunden. Schliesslich wird es als vorher -
nachher in DPF gedrückt und eingescheckt. Dannn kann jeder mit einem
Klick sehen, worin sich die Varianten unterscheiden.
Mit der blöden Malerei in Xilinx kann man viele Stunden verbringen und
kommt zu keinem Ende, weil einem rechts was kaputt geht, wenn man links
was ändert.
Xilinx hat ja auch schon seit Jahren funktionell nichts mehr an der IDE
gemacht, obwohl viele offensichtliche Fehler enthalten sind.
Beitrag "FPGAs grafisch programmieren - eine Analyse"
Beitrag "FPGAs grafisch programmieren - eine Analyse"
ISE_Error.png
(16 KB)
