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Verilog nach Vhdl (Bits zusammenfügen)
Gast
#3826420
Werte mit Bitbreite: wire [9:0] charLin; reg [9:0] CounterY; wire [7:0] char; Wie kann man das bitte in VHDL umsetzen : assign charLin = {char,CounterY[3:1]}; char und CounterY[3:1] sind 11 Bit. charlin hat 10 Bit. Danke. Gruss
Gast
#3826433
concatination geht mit '&'
Gast
#3826435
Nur als Beispiel a : bit_vector(3 downto 0); b : bit_vector(3 downto 0); a & b entspricht aaaabbbb also 8 Bit Aber auch: a(2 downto 0) & b(1 to 3) Man beachte auch die "Drehung" von MSB und LSB bei b
Gast
#3826467
Ja , danke für die Hilfe. Gruss 123 schrieb: > Man beachte auch die "Drehung" von MSB und LSB bei b Die so natürlich nicht geht, wenn der Vektor b in absteigender Reihenfolge definiert ist. Aber prinzipiell kann durchaus einem aufsteigendem Vektor ein absteigender zugewiesen werden. Dann wird bei einem 8 Bit Vektor das Bit (0) zum Bit (7). Allerdings ohne das es seine eigentliche Position im Vektor ändert... Antwort schreiben |
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