Gast
#3838077
Hallo, guten Tag. Kann man mir bitte einmal die beiden letzten Beschreibungen erklären? Danke. Gruss --------------------------------- signal rxd_sr : std_logic_vector (3 downto 0) := "1111"; signal rxsr : std_logic_vector (7 downto 0) := "00000000"; rxsr <= rxd_sr(rxd_sr'left-1) & rxsr(rxsr'left downto 1); rxd_sr <= rxd_sr(rxd_sr'left-1 downto 0) & RXD; -----------------------------------