Gast
#3850033
Hallo zusammen! (Ich schreibe VHDL-AMS code. Da dies aber eine grundsätzliche VHDL Frage ist, stelle ich mein Beitrag in das FPGA/VHDL Forum.) Ich möchte gern möglichst wenig Code schreiben um meine Werte im Array zuzuweisen. Bis jetzt implementiere ich meinen Code wie folgt: <vhdl> type switchesArr is array (2 downto 0) of real; signal switches :switchesArr; -- also possible with std_logic_vector: type latchArr is array (2 downto 0) of std_logic; signal latch :latchArr; ... switches(2) <= 3.0 when (latch(2) = '0') else 0.0; switches(1) <= 3.0 when (latch(1) = '0') else 0.0; switches(0) <= 3.0 when (latch(0) = '0') else 0.0; </vhdl> Könnte man die untersten drei Zeilen irgenwie effizienter verfassen, so etwas wie: <vhdl> ... switches(2 downto 0) <= 3.0 when (latch(2 downto 0) = '0') else 0.0; </vhdl> oder gibt es Lösungen/Algorithmen für Array-Berechnungen, so dass man nicht 100 fast identische Zeilen schreiben muss? cheers gjep