Gast
#3869953
Moin, ich hab da ein Verständnisproblem mit dem Clock Crossing. Signale aus einer langsamen clockdomain (30KHz) in eine schnelle (12MHz) zu übertragen funktioniert. Alles gut. allerdings blicke ich es nicht, wie ich es mit einem einzelnen Signal anders herum mache. Ich hab ein Xilinx XC95288XL CPLD und dummerweise nur noch eine magere hand voll Makrozellen übrig..... Ich hatte tatsächlich was gefunden, allerdings so abstrahiert, daß ich damit (jetzt, unter Zeitdruck) nicht so viel damit anfangen konnte. Wie lässt scih sowas in VHDL formulieren? Danke schon einmal im Voraus. :-) Sarah