Hallo
Ich stehe mal wieder vor einem undefinierbaren VHDL Problem: Ich möchte
ein kleiner Empfänger für ein EM4095 bauen, doch leider läuft nicht
einmal der Reset.
1 | library IEEE;
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2 | use IEEE.STD_LOGIC_1164.ALL;
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3 | USE ieee.numeric_std.ALL;
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4 |
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5 | entity EM4095_Reader is
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6 | Generic (
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7 | delay_cnt_max : integer := 2500000);
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8 |
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9 | Port ( reset : in STD_LOGIC;
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10 | clk2 : in STD_LOGIC;
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11 | Demod : in STD_LOGIC;
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12 | RDY_CLK : in STD_LOGIC;
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13 | nMOD : out STD_LOGIC;
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14 | nSHD : out STD_LOGIC;
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15 | row_0 : out STD_LOGIC_VECTOR(3 downto 0);
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16 | row_1 : out STD_LOGIC_VECTOR(3 downto 0);
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17 | row_2 : out STD_LOGIC_VECTOR(3 downto 0);
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18 | row_3 : out STD_LOGIC_VECTOR(3 downto 0);
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19 | row_4 : out STD_LOGIC_VECTOR(3 downto 0);
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20 | row_5 : out STD_LOGIC_VECTOR(3 downto 0);
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21 | row_6 : out STD_LOGIC_VECTOR(3 downto 0);
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22 | row_7 : out STD_LOGIC_VECTOR(3 downto 0);
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23 | row_8 : out STD_LOGIC_VECTOR(3 downto 0);
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24 | row_9 : out STD_LOGIC_VECTOR(3 downto 0);
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25 | testport : out std_logic_vector(7 downto 0));
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26 | end EM4095_Reader;
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27 |
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28 | architecture Behavioral of EM4095_Reader is
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29 | begin
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30 |
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31 | process(clk2)
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32 | begin
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33 | if rising_edge(clk2) then
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34 | -------------------------------------------------------------------------
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35 | -- Reset
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36 | -------------------------------------------------------------------------
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37 | if (reset = '1') then
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38 | testport <= (others => '0');
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39 |
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40 | -------------------------------------------------------------------------
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41 | -- Normaler Betrieb
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42 | -------------------------------------------------------------------------
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43 | else
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44 | testport <= "10101010";
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45 | end if;
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46 | end if;
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47 | end process;
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48 | end Behavioral;
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Die Ledanzeige (testport) bleibt konstant auf "10101010" und wechselt
nie, egal ob ich den Taster drücke, oder ein Schalter nehme oder sonst
was. Wo ist hier mein Fehler?
Eigentlich wäre noch eine ganze Statemachine dabei, doch die habe ich
mitlwereile komplett auskommentiert und der Reset läuft immer noch
nicht.
Bei der Synthese gibts zwar irgendwelche Warnungen (optimierung von
testport, da gewisse Bits konstant sind) aber in der Simulation läufts
und anhand der Beispiele sollte das doch richtig sein?
Besten Dank
Gruss
Patrick
