Hilfe beim lesen von Daten

xyz Gast 27.11.2014 14:44 #3901728

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Hallo Leute

Ich arbeite seit einer Woche mit VHDL
Ich hab einen Zähler implementiert der auch funktioniert.
Der Zählerstand wird dann in meinen FIFO geladen (also es wird im FIFO 
geschrieben) Die Module habe ich über Signale miteinander verbunden.
Man erkennt auch, dass der Eingang meines Speichers (Din) den selben 
Zählerstand des Ausgangs meines Schreibmodul hat. Was ich jetzt aber 
nicht verstehe ist, dass mein Lesemodul diesen Zählerstand nicht lesen 
kann...
Ich würde mich freuen Wenn mein Speicher am Ausgang überhaupt einen 
Zählerstand ungleich 0 ausgibt. Habt ihr eventuell eine Ahnung woran es 
liegen kann? Der Schreibvorgang funktioniert ja


****************Code Schreibmodul***********************

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL
entity write_m is
    clk      : in std_logic;
    rst      : in std_logic;
    enable_w : in std_logic;
    d_out    : out std_logic_vector(17 downto 0); 
    w_out    : out std_logic; 
    full     : in std_logic
end write_m;
architecture Behavioral of write_m is
signal d_out_1 : std_logic_vector(17 downto 0);
process(rst,clk)
  if(rst = '1') then
  d_out_1 <= (others => '0');
        w_out <= '0';
         elsif (clk = '1') and clk'event then
          if (enable_w = '1' and full = '0') then
            w_out <=  '1';
            d_out_1  <= std_logic_vector(unsigned(d_out_1)+1);
         else
            d_out_1  <= std_logic_vector(unsigned(d_out_1));
            w_out <= '0';
        end if;
       end if;
     end process;
  d_out <= d_out_1; 
  end Behavioral;


**************Code Lesemodul****************

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL
entity read_m is
     clk       : in std_logic;
     rst       : in std_logic;
     d_in_r    : in std_logic_vector(17 downto 0);
     empty     : in std_logic;
     enable_r  : in std_logic;
     d_out     : out std_logic_vector(17 downto 0);
     r_out     : out std_logic
end read_m;
architecture Behavioral of read_m is
signal d_out_1 : std_logic_vector(17 downto 0);
  process(rst,clk)
      if(rst = '0') then 
     d_out_1 <=  (others => '0');
     r_out <= '0';
        if (clk = '1') and clk'event then
        if (enable_r = '1' and empty = '0') then  
      r_out <= '1';
            d_out_1 <= std_logic_vector(unsigned(d_in_r));
         end if;
         end if;
      end if;
    end process;
           d_out <= d_out_1; 
 end Behavioral;




****Speicher(FIFO mit IP Core generiert)************


***********TOPMODUL***************************

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL
entity TOP is
     clk      : in std_logic;                    
     rst      : in std_logic;
     enable_w : in std_logic;
     enable_r : in std_logic;
     d_out    : out std_logic_vector(17 downto 0)
end TOP;
architecture Behavioral of TOP is 
component write_m 
     clk      : in std_logic;
     rst      : in std_logic;
     enable_w : in std_logic;              
     d_out    : out std_logic_vector(17 downto 0);   
     w_out    : out std_logic;                
     full     : in std_logic                  
END COMPONENT;
COMPONENT fifo_neu
  PORT (
    clk   : IN STD_LOGIC;
    rst   : IN STD_LOGIC;
    din   : IN STD_LOGIC_VECTOR(17 DOWNTO 0);
    wr_en : IN STD_LOGIC;
    rd_en : IN STD_LOGIC;
    dout  : OUT STD_LOGIC_VECTOR(17 DOWNTO 0);
    full  : OUT STD_LOGIC;
    empty : OUT STD_LOGIC
END COMPONENT;
component read_m
     clk       : in std_logic;
     rst       : in std_logic;
     d_in_r    : in std_logic_vector(17 downto 0);
     empty     : in std_logic;
     enable_r  : in std_logic;
     d_out     : out std_logic_vector(17 downto 0);
     r_out     : out std_logic
end component;
signal fifo_out   : std_logic_vector(17 downto 0);
signal fifo_in    : std_logic_vector(17 downto 0);
signal fifo_wr    : std_logic;
signal fifo_full  : std_logic;
signal fifo_empty : std_logic;
signal fifo_rd    : std_logic;
your_instance_name : fifo_neu
  PORT MAP (
           clk => clk,
           rst => rst,
           din => fifo_in,
           wr_en => fifo_wr,
           rd_en => fifo_rd,        
           dout =>  fifo_out,                 
           full => fifo_full,
           empty =>  fifo_empty
write_i : write_m
Port Map(
     clk => clk,
     rst => rst,
     enable_w => enable_w,
     d_out => fifo_in,
     w_out => fifo_wr,
     full =>  fifo_full
read_i : read_m 
port map(      
      clk => clk,
      rst => rst,
      enable_r => enable_r,
      d_in_r =>  fifo_out,        
      empty => fifo_empty,
      d_out => d_out,
      r_out => fifo_rd
end Behavioral;



***********Testbench von TOP ************

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--USE ieee.numeric_std.ALL;
ENTITY TOP_2tb IS
END TOP_2tb;
ARCHITECTURE behavior OF TOP_2tb IS 
    -- Component Declaration for the Unit Under Test (UUT)
    COMPONENT TOP
    PORT(
         clk : IN  std_logic;
         rst : IN  std_logic;
         enable_w : IN  std_logic;
         enable_r : IN  std_logic;
         d_out : OUT  std_logic_vector(17 downto 0)
    END COMPONENT;
   --Inputs
   signal clk : std_logic := '0';
   signal rst : std_logic := '0';
   signal enable_w : std_logic := '0';
   signal enable_r : std_logic := '0';
   --Outputs
   signal d_out : std_logic_vector(17 downto 0);
   -- Clock period definitions
   constant clk_period : time := 10 ns;
  -- Instantiate the Unit Under Test (UUT)
   uut: TOP PORT MAP (
          clk => clk,
          rst => rst,
          enable_w => enable_w,
          enable_r => enable_r,
          d_out => d_out
   -- Clock process definitions
   clk_process :process
   begin
   clk <= '0';
   wait for clk_period/2;
   clk <= '1';
   wait for clk_period/2;
   end process;
   -- Stimulus process
   stim_proc: process
   begin    
    --Reset
    rst <= '1';
     wait for 20 ns;
     rst <= '0';
    --Write
    enable_W <= '1';
    wait for 350 ns;
    --Write and Read
    enable_R <= '1';
    wait for 100 ns;
    --Read
    enable_W <= '0';
    wait for 350 ns;
    --No operation
    enable_R <= '0';
    wait for clk_period*10;
    wait;
   end process;

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Lothar M. (lkmiller) Moderator (Firma: Titel) 27.11.2014 15:10 #3901789

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Ist der Resetimpuls lang genug?

When reset is implemented, it is synchronized internally to the core 
with each respective clock domain for setting the internal logic of 
the FIFO to a known state.


BTW: bitte die VHDL Tags verwenden:

   VHDL Code

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xyz Gast 27.11.2014 15:32 #3901837

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Habe den Resetimpuls verlängert. Leider wird immmer noch nicht gelesen. 
Und der Ausgang des Fifos ist noch auf 0(Dezimal)...

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Lothar M. (lkmiller) Moderator (Firma: Titel) 27.11.2014 15:40 #3901846

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Ääähm, wo lernt man denn sowas:

  process(rst,clk)
     if (rst = '0') then 
        d_out_1 <=  (others => '0');
        r_out <= '0';
        if (clk = '1') and clk'event then
           if (enable_r = '1' and empty = '0') then  
              r_out <= '1';
              d_out_1 <= std_logic_vector(unsigned(d_in_r));
           end if;
        end if;
     end if;
  end process;

Der Reset ist hier nur ein Clock-Enable und sonst an Nutzlosigkeit nicht 
zu übertreffen...

Siehe dort die Variante 3:
http://www.lothar-miller.de/s9y/categories/6-Clock-Enable

xyz schrieb:
> Leider wird immmer noch nicht gelesen. Und der Ausgang des Fifos ist
> noch auf 0(Dezimal)...
Woran erkennt man das?

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xyz Gast 28.11.2014 13:01 #3902984

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In der Simulation sieht man, dass der Ausgang des FIFO das folgende 
Bitmuster hat ("000000000000000000")

Der Eingang des FIFO erhält wie gewünscht den Zählerstand des Zählers,
Jetzt wollte ich diesen Zählerstand zum Eingang des Lesemoduls verbinden 
was nicht funktioniert. Das Problem ist,dass d_out bzw fifo_out die 
ganze Zeit keine Daten erhalten.

Angehängte Dateien:

ise_tutorial_ug695.pdf (3,35 MB)

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Lothar M. (lkmiller) Moderator (Firma: Titel) 30.11.2014 10:45 #3904977

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xyz schrieb:
> In der Simulation sieht man
Du hast da was Falsches angehängt, oder?

Mein Tipp:
Wenn der Fifo sowieso vollkommen synchron ist, dann sieh dir das mal an:
http://www.lothar-miller.de/s9y/archives/21-FIFO.html

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xyz Gast 30.11.2014 16:25 #3905302

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Ja hatte aus versehen die falsche Datei hochgeladen.

Der Teil von "write zu FIFO" klappt ohne Probleme aber der zweite Teil 
von "FIFO zu read" klappt irgendwie nicht...

Angehängte Dateien:

vhdl.pdf (55,6 KB)

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