verilog bufif1 in VHDL?

Markus F. OP #3922764
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Hallo allerseits,

ich bin gerade bei dem Versuch, ein verilog DDR2 model für meine 
Testbench "händisch" nach VHDL zu übersetzen (weil Modelsim anscheinend 
in der Altera-Version keine mixed-language Simulation kann - grrr).

Wie auch immer, beim Umsetzen bin ich auf ein
1
bufif1

gestoßen.

Ist das tatsächlich nur ein
1
out <= in WHEN (en = '1') ELSE (OTHERS => "Z");

?

Oder steckt da mehr dahinter?

Danke schon mal!
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