Bitmaske variabler Länge in Vhdl

Mat Gast 28.01.2015 09:57 #3986618

Hallo zusammen,
möchte in vhdl folgendes umsetzen:

signal a : std_logic_vector(laenge_a -1 downto 0); 
signal b : std_logiv_vector(laenge_b -1 downto 0);
Process(clk)
   Case Zustand is
      When A => b <= a(laenge_b downto 0);
                -- b <= a & "1111"; 
      When B => b <= a(2*laenge_b-1 downto laenge_b);
       ...


Suche nach einer Umsetzung mittels bitmaske für eine Variable Länge von 
a und der Maske b.

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Lothar M. (lkmiller) Moderator (Firma: Titel) 28.01.2015 10:31 #3986665

Bitte das nächste Mal die VHDL-Tags verwenden:

  VHDL-Code



Ich kapiere nicht ganz, was das Problem ist. Ist immer garaniert, dass 
die Ziellänge größer als die Quelllänge ist? Das ist alles zu abstrakt. 
Was ist die eigentliche Aufgabe? Wofür brauchst du so einen Multiplexer?

Antwort Zitieren Bearbeiten Löschen Melden Danke

Duke Scarring Gast 28.01.2015 11:26 #3986760

Mat schrieb:
> Suche nach einer Umsetzung mittels bitmaske für eine Variable Länge von
> a und der Maske b.
Das sieht für mich wie ein Multiplexer aus und Dein Ansatz ist doch 
schon gar nicht so schlecht:

 a( (x+1) * laenge_b-1   downto   (x) * laenge_b);

Jetzt mußt Du nur noch schauen, ob dein Synthesizer damit was anfangen 
kann.

Duke

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