ise project navigator: implement design schlägt fehl

axe Gast 15.04.2015 13:21 #4092503

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Ich habe ein neues VHDL Modul erstellt, erfolgreich synthetisiert (auch 
die Simulation mit der Testbench war erfolgreich)

Aber wieso funktioniert "implement design" nicht? kann mir da einer 
eventuell weiterhelfen?

Angehängte Dateien:

im.PNG (11 KB)

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Lothar M. (lkmiller) Moderator (Firma: Titel) 15.04.2015 14:00 #4092573

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axe schrieb:
> Aber wieso funktioniert "implement design" nicht? kann mir da einer
> eventuell weiterhelfen?
Die zugehörige Fehlermeldung wäre eventuell hilfreich...

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Fpgakuechle K. Gast 15.04.2015 20:35 #4093079

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user constraint file fehlt oder falsch?
xilixcorelib nicht eingebunden?
unisim nicht eingebunden?
 componente instanziert aber nicht synthetisiert?

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