Miller Plateau PSpice simulieren

In aller Regel wird bei Spice schon recht gut simuliert, also mit dem 
Miller Plateau usw..

Das Problem könnte sein, das kein Widerstand vor dem Gate ist. Auch ist 
der Puls mit nur 1 ns sehr Kurz. Der Millter Effekt wird auch bei 
höherer Drain Spannung ausgeprägert.

wenn du am Gate eine Spannung einprägst (mit einer idealen 
Spannungsquelle) dann siehst du am Gate natürlich genau die eingeprägte 
Spannung und kein Plateau. Du musst (wie Lurchi schon geschrieben hat) 
einen realistischen Widerstand vors Gate setzen.

Mein Fehler, vergessen zu erwähnen.
Habe einen 47Ohm Widerstand am Gate.
Ist das kein realistischer Wert? Falls Nein, was wäre ein realistischer 
Wert?

Danke schonmal!

Turbo schrieb:
> Ist das kein realistischer Wert?

doch, das passt. Und damit sollte sich auch ein vernünftiges 
Miller-Plateau simulieren lassen (siehe U_GS-Simulation im Anhang).

Dann muss es wohl an etwas anderem liegen: ungünstiges MOSFET-Modell 
gewählt, Gate nicht stark genug aufgesteuert, ....

Hallo Achim,

danke Dir für die Simulation. Spice sollte das also hinbekommen...dann 
setze ich mich mal mit meinem MOSFET auseinander, da liegt denke ich 
dann das Problem!

Grüße

wenn ich keinen konkreten MOSFET verwende sondern einfach die 
Default-Werte des NMOS-Modells von LT-Spice, dann sehe ich auch kein 
Plateau. Das Teil ist so klein, dass nur extrem winzige kapazitive 
Gate-Ströme fließen, so dass am Gatewiderstand keine Spannungs abfällt. 
Mit dem konkreten Modell eines Leistungs-NMOS sieht die Sache dann 
besser aus.

Hey,

bevor ich einen neuen Thread aufmache und der hier ja eigentlich gelöst 
ist und meine Frage thematisch passt...

Wodurch entsteht eigentlich dieses Miller-Plateau beim Schalten einen 
MOSFET's? Dadurch, dass die Kapatität Cgs geladen wird und deshalb die 
Spannung über Gate-Source erst einmal nicht weiter steigen kann? Oder 
was passiert genau?

MfG

Wie wärs mit einer Stromquelle?

zuerst wollte ich auf Wikipedia verweisen, aber so richtig schön wird es 
dort auch nicht erklärt ;-)

Kilian schrieb:
> Dadurch, dass die Kapatität Cgs geladen wird und deshalb die
> Spannung über Gate-Source erst einmal nicht weiter steigen kann?

das gäbe (mit einer konstanten GS-Kapazität) einfach eine exponentielle 
Aufladekurve, kein Plateau. Der Strom über die Gate-Drain Kapaztät ist 
entscheidend für das Plateau.

Wäre die Drainspannung konstant, dann gäbe das auch wieder eine 
exponentielle Kurve. Aber sobald der FET zu leiten beginnt, sinkt die 
Drainspannung ab (zumindest in der Sourceschaltung, die Turbo hier 
betrachtet). Durch das relativ große dU_Drain/dt kann viel Strom über 
die Gate-DRain Kapazität fließen. Wenn der Strom durch den Gate 
Vorwiderstand begrenzt ist, steigt die Gate-Spannung nur noch sehr 
langsam an.

Und wenn du es richtig erklärt haben willst: schau in ein Lehrbuch ;-)

huegene schrieb:
> Wie wärs mit einer Stromquelle?

Hallo heugene, leider weiß ich nicht was du mir damit mitteilen willst 
;)

@Achim S. - erstmal danke für deine Antworten, echt klasse.
Nur noch einmal kurz zum Verständis ... meinst du mit Udrain wirklich 
die Spannung am Drain oder die Spannung Drain-Source? Weil ich dachte 
immer, dass Uds während dieses Miller-Plateaus abfällt?
Oder bin ich komplett falsch? Ich lese mich auch mal noch ein bisschen 
in die Literatur ein ..;-)

MfG

Da die Source in der Schaltung fest an Null Volt liegt, ist U_Drain und 
U_DS identisch ;-)

Entscheidend ist der Strom, der kapazitiv zwischen Drain und Gate fließt 
(also eigentlich dU_DG/dt).

Und ja: U_DS wird kleiner (und U_DG wird kleiner). Also wird U_GD größer 
und der dazu benötigte Strom fällt fürs Aufladen von U_GS weg.

Hallo,

noch eine Frage zu dem Thema.
Ist C_GD konstant oder Spannungsabhängig?

LB schrieb:
> Ist C_GD konstant oder Spannungsabhängig?

Hallo LB,

C_GD ist abhängig von U_DS. Im Datenblatt wird C_GD oft als Crss 
(Reverse transfer capacitance) angegeben.

Im Datenblatt findet sich oft die Testschaltung zur Generierung der 
gate-Ladungskurve.
Zur Simu: Im einfachsten Fall steuerst Du das gate mit einer pos 
Konstantstromquelle an, im drain-Kreis liegt ein passender 
Lastwiderstand gespeist von einer Gleichspannungsquelle. Am gate sollte 
sich jetzt der charakteristische Verlauf mit Miller-Plateau zeigen.