Gast
#4129628
Hallo zusammen, ich bin gerade dabei, eine FPGA (Kintex7) -> PC Datenverbindung über einen Cypress FX3 Board herzustellen. Ich beziehe mich auf die Slave-FIFO-Beispiel-Applikation http://www.cypress.com/?docID=49786 Bei der Anwendung des StreamIN-Modus wird seitens des Cypress FX3 die Flag_b nie auf '1' gesetzt, was für den Datentransfer nötig ist. Hat jemand schon mal die von Cypress bereitgestellten Beispiele verwendet und eine Idee woran das Problem liegen könnte? Die Clock (5 MHz) wird im FPGA generiert. Vielen Dank! Gruß, Chris
