Problem mit input delay

Ja genau. Im FPGA habe ich eine State Machine, welche beim 
Zustandswechsel
eine Leseanfrage stellt, wenn die Empty-Flag des TDCs auf Low ist. Ist 
die Empty-Flag auf High, wird keine Leseanfrage gestellt beim 
Zustandswechsel.

Zu meinem SDC-File:

#**************************************************************
# Time Information
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set_time_format -unit ns -decimal_places 3

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# Create Clock
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create_clock -name {CLOCK_50} -period 20.000 -waveform { 0.000 10.000 } 
[get_ports {CLOCK_50}]

#**************************************************************
# Create Generated Clock
#**************************************************************

create_generated_clock -name 
{pll40Simple_1|altpll_component|auto_generated|pll1|clk[0]} -source 
[get_pins {pll40Simple_1|altpll_component|auto_generated|pll1|inclk[0]}] 
-duty_cycle 50.000 -multiply_by 4 -divide_by 5 -master_clock {CLOCK_50} 
[get_pins {pll40Simple_1|altpll_component|auto_generated|pll1|clk[0]}]

#**************************************************************
# Set Input Delay
#**************************************************************

set_input_delay  -max -clock [get_clocks 
{pll40Simple_1|altpll_component|auto_generated|pll1|clk[0]}]  12.000 
[get_ports {GPIO_1}]
set_input_delay  -min -clock [get_clocks 
{pll40Simple_1|altpll_component|auto_generated|pll1|clk[0]}]  10.000 
[get_ports {GPIO_1}]

Dies ist allerdings das erste mal das ich versucht habe ein sdc-File zu 
schreiben. Sonst waren meine Designs immer relativ einfach, dass sie 
auch ohne Funktioniert haben.
Es kann also gut sein, dass ich einen Fehler gemacht habe.

Beste Grüße und vielen Dank schon mal

Sind TDC und FPGA synchron? Also arbeiten sie mit dem identischen Takt?

Hallo,

ja TDC und FPGA arbeiten mit dem selben Takt.
Der Takt ist 40 MHz und wird mittels einer PLL aus dem 50 MHz Takt 
generiert,
der dem FPGA-Board zu Verfügung steht.

Beste Grüße

Ok, und du gehst davon aus, dass der Ausgang des TDC dann auch synchron 
zu diesem Takt ist?

Zum SDC-File: Zum einen wird es bei der Synthese verwendet
(IO-Delays in IO-Komponenten werden gesetzt, soweit möglich),
zum anderen bei der Analyse (TimeQuest etc.).

So auf die Schnelle schaut dein SDC-File schonmal iE korrekt
aus, du erzeugst die PLL-Clocks manuell.

jetzt kommt das Aber: die Delay-Angaben können keine Wunder
bewirken, deine Delay-Werte sind viel zu gross (typische
IO-Zellen bzw. deren Delays haben ein Max. von vlt. ein paar
ns). Synthetisiert wird aber trotzdem. Ohne SDC hast du damit
andere Delays als mit (natürlich in beiden Fällen trotzdem
die Falschen bzw. zu kleinen), deshalb also dein von dir
beschriebenes Phänomen.

In deinem Fall helfen nur Zustandautomaten, die z.B. in einem
Schritt eine Leseanfrage initiieren und in einem Nachfolgezustand
den Wert entgegennehmen. Ein SDC-File wäre trotzdem hilfreich,
denn dort kannst du z.B. einen Takt abziehen und die übrige
Zeit als Delay spezifizieren. Versuchst aber erst man ohne.

Hallo zusammen,

ich kann ja mal einen kurzen Zwischenstand geben was ich bis jetzt
noch gemacht habe. Naja so richtig weiter hat mich nur eine Sache 
gebracht.
Ich habe jetzt noch den Eingang des bidirektionalen Bus in ein Flip-Flop
eingetaktet und wie es scheint kommt das Flip-Flop mit dem Delay klar.
Denn die Daten werden anschließend erst einmal in einen FiFo geschrieben
und wenn ich mir dann den Ausgang des Flip-Flops und das Steuersignal 
zum schreiben auf den FiFo auf dem Oszi anschaue liegen die Signale 
ziemlich gut auf einander.
Wie robust das Ganze ist kann ich momentan noch nicht sagen.
Es kann gut sein, dass es sinnvoller ist das Problem direkt mit dem 
Zustandsautomat ab zu fangen oder den internen Takt um 180 Gard zu 
verschieben.

Beste Grüße

Eine Anmerkung habe ich komplett vergessen,
das sdc-File habe ich nicht mehr verwendet.

Beste Grüße