Großsignal Simulation JFET

> Ich möchte das ganze mit LT-Spice simulieren. Ist es überhaupt möglich
das Großsignal mit der Transientenanalyse zu simulieren? Wo liegt mein
Fehler?

Genau dazu ist doch SPICE entwickelt worden.

SPICE kann ja nichts dafür, daß Jfets und Mosfets so lausige 
Spezifikationen haben. Beispiel Schwellspannung Vt=-3V bis -6V, Idss= 
5mA bis 15mA.
Du mußt deine Jfets vorher vermessen und dann dein Jfet-Modell anpassen 
damit die Simulation mit der Realität übereinstimmt, wenn deine 
Schaltung empfindlich auf diese Parameter ist. Das Ziel ist es eine 
Schaltung zu entwerfen die unempfindlich gegenüber diesen Toleranzen 
ist.

Als lineare Steller in diesem Bereich sind JFETs einfach nur ungeeignet.

Also der Klirrfaktor ist ziemlich hoch.

Arbeitest du wirklich mit 50Ohm Innenwiderstand des Generators und 50Ohm 
Abschlußwiderstand?


Ergebnisse der .FOUR Analyse

View -> SPICE Error Log

.step vg=-10
Total Harmonic Distortion: 48.187105%(48.193013%)

.step vg=-9.5
Total Harmonic Distortion: 37.435541%(37.441727%)

.step vg=-9
Total Harmonic Distortion: 28.541875%(28.543692%)

.step vg=-8.5
Total Harmonic Distortion: 21.013451%(21.017125%)

.step vg=-8
Total Harmonic Distortion: 14.888299%(14.888751%)

.step vg=-7.5
Total Harmonic Distortion: 10.770830%(10.771477%)

.step vg=-7
Total Harmonic Distortion: 9.225121%(9.225329%)

.step vg=-6.5
Total Harmonic Distortion: 9.138599%(9.138635%)

.step vg=-6
Total Harmonic Distortion: 8.491266%(8.491279%)

.step vg=-5.5
Total Harmonic Distortion: 7.461658%(7.461657%)

.step vg=-5
Total Harmonic Distortion: 6.468318%(6.468317%)

.step vg=-4.5
Total Harmonic Distortion: 5.661588%(5.661587%)

.step vg=-4
Total Harmonic Distortion: 4.996798%(4.996797%)

.step vg=-3.5
Total Harmonic Distortion: 4.442129%(4.442128%)

.step vg=-3
Total Harmonic Distortion: 3.974404%(3.974402%)

.step vg=-2.5
Total Harmonic Distortion: 3.576320%(3.576318%)

.step vg=-2
Total Harmonic Distortion: 3.234702%(3.234700%)

Hallo,
ich habe gerade nochmal aber mit 0,35V Spitze statt 3,5V simuliert. 
Damit sieht das schon gut aus - THD<1%.
Gruß
Helmut

Mari.a schrieb:
> Woran könnte das liegen, dass mein Signal nicht nur einen komischen
> Nulldurchgang hat, sondern der sinus schief ist? So bisschen wie wenn ne
> Welle vom Wind getrieben wird.


Die Hälfte des Eingangssignals addiert sich zur Gate-Source 
Steuerspannung. Dadurch haben positve Eingangssignale ein negativeres 
Vgs als negative Eingangssignale und damit ist Rds abghängig von der 
Signalspannung. Diesen Effekt kann man durch kleine Eingangsspannungen 
reduzieren.

Hast Du mal versucht, die source statt auf "out" direkt auf Masse zu 
legen?
Nun ist "out" = "in", und die angeschlossene Impedanz sollte dann 
hochohmig sein. So jedenfalls kenne ich das.

Mark Space schrieb:
> Hast Du mal versucht, die source statt auf "out" direkt auf Masse zu
> legen?
> Nun ist "out" = "in", und die angeschlossene Impedanz sollte dann
> hochohmig sein. So jedenfalls kenne ich das.

Das sieht schon mal deutlich besser/gut aus mit deinem vorgeschlagenen 
Shuntregler.

> Heute Abend hab ich beim messen festgestellt, dass die positive Flanke
beim JFET abgeschnitten wird (aber nur die Positive). Die Negative sieht
gut aus.

Je positver die Eingangsspannung wird, um so negativer wird Ugs. Damit 
wird der Fet immer hochohmiger bis er sogar ganz abschaltet.