VHDL: obsolete Signale automatisch entfernen

max Gast 09.07.2015 10:24 #4192624

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Hallo zusammen,

mein Problem kennt Ihr sicher alle: man schreibt VHDL Code und während 
der Entwicklung gibt es einige Signal-Definitionen, die danach nicht 
mehr verwendet werden. Gibt es Tools um den Source-Code automatisch zu 
bereinigen in dem diese Signale gelöscht werden?

Viele Grüße
Max

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Olga Gast 09.07.2015 10:31 #4192631

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Sigasi kann das auf jeden Fall (und einiges mehr).
http://www.sigasi.com

Vide V³S kann das glaube ich auch (bin mir gerade nicht sicher). 
http://www.vide-software.at

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C-Programmer Gast 10.07.2015 01:18 #4193708

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Olga schrieb:
> Vide V³S kann das glaube ich auch (bin mir gerade nicht sicher).
> http://www.vide-software.at

Ist das ein freier Plugin? Für Vidsual Studio????

Ich mache erst kurz VHDL, aber passt das zusammen?

Ich nehme immer Modelsim, da sind die unbenutzten Signale undefiniert

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Harald Gast 10.07.2015 01:26 #4193712

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sigasi kann ich nur empfehlen. Meiner Meinung nach die Lizenzkosten in 
jedem Fall wert.
Es erkennt auch wenn Signale nur geschrieben oder nur gelesen werden. 
Leider gibt es (noch) keine Kollisionserkennung. Aber das kommt sicher 
noch.

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