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VHDL: obsolete Signale automatisch entfernen
Gast
#4192624
Hallo zusammen, mein Problem kennt Ihr sicher alle: man schreibt VHDL Code und während der Entwicklung gibt es einige Signal-Definitionen, die danach nicht mehr verwendet werden. Gibt es Tools um den Source-Code automatisch zu bereinigen in dem diese Signale gelöscht werden? Viele Grüße Max
Gast
#4192631
Sigasi kann das auf jeden Fall (und einiges mehr). http://www.sigasi.com Vide V³S kann das glaube ich auch (bin mir gerade nicht sicher). http://www.vide-software.at
Gast
#4193708
Olga schrieb: > Vide V³S kann das glaube ich auch (bin mir gerade nicht sicher). > http://www.vide-software.at Ist das ein freier Plugin? Für Vidsual Studio???? Ich mache erst kurz VHDL, aber passt das zusammen? Ich nehme immer Modelsim, da sind die unbenutzten Signale undefiniert
Gast
#4193712
sigasi kann ich nur empfehlen. Meiner Meinung nach die Lizenzkosten in jedem Fall wert. Es erkennt auch wenn Signale nur geschrieben oder nur gelesen werden. Leider gibt es (noch) keine Kollisionserkennung. Aber das kommt sicher noch. Antwort schreiben |
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