Hallo,
ich habe eine frage zu der Generate Anweisung bzw. ich habe ein Problem
damit. Ich möchte ein Addiererbaum bauen der von 4 werten auf einen
runtergeht. Die Skizze soll das mal darstellen:
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Dieses soll später auch Flexibel sein. Darum dachte ich kann ich das mit
einer Generate Anweisung machen und Arrays.
Die Komponente wäre diese1 | component Addier_Baustein is
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2 | Port ( NUM1 : in signed(4 downto 0);
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3 | NUM2 : in signed(4 downto 0);
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4 | SUM : out signed(5 downto 0));
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5 | end component Addier_Baustein;
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7 | architecture Behavioral of Addier_Baustein is
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8 | begin
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10 | SUM <= ('0' & NUM1) + ('0' & NUM2);
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12 | end Behavioral;
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Jetzt wollte ich mir ein Array erstellen um die berechneten Werte zu
speichern und an die Komponente zu übergeben
1 | type Array1 is array (0 to 3 of signed(4 downto 0);
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2 | Signal Array1Sig : Array1 :=(others => (others => '0'));
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3 | type Array2 is array (0 to 1 of signed(5 downto 0);
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4 | Signal Array2Sig : Array2 :=(others => (others => '0'));
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1 | Adder1: for i in 0 to 3 generate
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2 | even: if i mod 2 = 0 generate
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3 | Addier_Baustein port map(Array1Sig(i), Array1Sig(i+1), Array2Sig);
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4 | end generate even;
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5 | end generate Adder1;
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Jetzt bekomme ich Fehler beim Port map:
ERROR:HDLParsers:164 parse error, unexpected PORT, expecting OPENPAR or
TICK or LSQBRACK
Deswegen meine Frage kann man Arrays beim Portmap benutzen oder kann das
irgendwein andere Fehler sein? Oder kann das daran liegen, dass die
Array werte signed sind und die von der komponenten std_logic_Vector?
