CLK von Attiny2313 sehr schwacher Pegel

OP #4244198
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Hi,

ich experimentiere gerade mit einem MAX7219 und 7-Segment Anzeigen am 
USI des Attiny2313. Das reintakten der Daten funktioniert einwandfrei.

Jetzt ist mir allerdings auf dem Oszilloskop aufgefallen, dass der Pegel 
des SCK Signals aus dem Attiny sehr schwach ist. Ist das normal? Und 
warum gibt es eine leichte Kurve im Pegelverlauf des Clock Signals?

BLAU = SCK
GELB = DO


Am SCK hängt ausschließlich der CLK Pin des MAX7219.

Wäre nett wenn ihr mir weiter helft.
Gruß! :)
Angehängte Dateien:
OP #4244333
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A. K. schrieb:
> Ist der SCK Pin überhaupt als Ausgang definiert? Falls hier das USI
> verwendet wird: Das geschieht im 3-wire mode nicht automatisch.

So sieht meine USI Initialisierung aus:
1
#define SCK  PB7    // USI Clock
2
#define DO   PB6    // USI Serial Out
3
#define LD   PB0    // MAX7219 LD
4

5
// ...
6

7
void USI_init(void)
8
{
9
  PORTB &= ~((1 << SCK) | (1 << DO) | (1 << LD));  // Outputs auf low 
10
  DDRB |= (1 << SCK) | (1 << DO) | (1 << LD);  // SCK, DO und LD auf Ausgang
11
  USICR = (1 << USIWM0) | (1 << USICS1) | (1 << USICLK);  // Three-Wire-Mode / Software Clock => USITC
12
  
13
  return;
14
}
#4244374
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Adrian E. schrieb:
> Ich habe etwas rumgefrickelt, letztendlich aber meiner Meinung nach
> nichts geänert.

Hehe... diese Worte hab ich schon oft gehört. Gestern hat es noch 
funktioniert, aber heute nicht mehr. Und ich habe nichts geändert. ;-)

> Lag vielleicht am Breadboard?

Sehr gut möglich. Künftig im Zweifel direkt am IC-Pin messen. Aufsatz 
vom Tastkopf abziehen und mit dem Stift direkt drauf.

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