ISE: Erzeugen der Netzliste bewirkt schlechteres Routing

Paul B. Gast #4265309
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Ein Design für mich privat hat nach einigem Hin- und Her sauber getimed 
- zumindest ist das die Aussage des Tools. Nach einigen weiteren 
Änderungen war es kurzzeitig nicht mehr so. Ich habe dann weitere FFs 
hinzugefügt und das Timing dann wieder getroffen. Soweit alles paletti.

Um mir anzusehen, was er an einer bestimmten Stelle gebaut hat, habe ich 
"generate netlist" in der Synthese aktiviert, wodurch er eigentlich nur 
durchlaufen sollte und eben zusätzlich die Netzliste bauen soll.

Dabei wurde eben das Timing überraschend nicht mehr getroffen.

Woran könnte das liegen
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Paul B. Gast #4265417
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Ich habe etliche constraints drauf, die auch alle vollständig zu sein 
scheinen. Wobei es da auch einen issue gibt. Dazu schreibe ich noch 
etwas.

Das mit dem Startwert von PAR interessiert mich. Warum ist das so und 
wieso kriegt es dann einmal das Timing knapp hin und einmal nicht? Warum 
gibt es da einen Zufall?
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Duke Scarring Gast #4265493
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$ par -help

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Release 14.6 - par P.68d (nt)

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...

4
   -t =  Placer cost table entry. Start at this entry.

5
         Default: 1 for Virtex-4 and Spartan-3 architectures

6
         Not supported for newer architectures

7
...

@Frank: Welchen FPGA setzt Du ein?

Duke
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Paul B. Gast #4268138
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Zwischenzeitlich hat er es nun mal wieder gemacht, dann aber auch wieder 
nicht. Seltsam! Wenn es an mangelnden Constraints liegt, müsste er ja 
wenigstens das design formell treffen, auch wenn es dann gfs beim Testen 
versagt.
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