TDC mit ARTIX 7

Gast #4271519
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Hallo,

Aktuell versuche ich mit einem ARTIX-7 eine TDC zu implementieren. Dazu 
findet man im Netz ja schon viele Projekte.

Hierzu habe ich ein paar Fragen:

Eine Delayline aus CARRY4 Logikblöcken muss wohl auf jeden fall justiert 
werden?

Können mehrere ISERDES auf einen Eingang geroutet werden?

Welcher Takt macht ein ISERDES. Im Datenblatt steht ca 1GHz. Es gibt 
aber Beispiele im Internet wo die ISERDES auf verschiedene Taktphasen 
gelegt wird. Hier wird behauptet eine Auflösung von 56ps realisiert zu 
haben? Wie schnell kann eine ISERDES wirklich Samplen.

Mfg

Michael
Gast #4271732
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Das gleiche Signal auf fünf Eingänge legen und mit 1 GHz takten. Dabei 
jedem ISERDES einen um 72° verschobenden Takt geben...
Hinterher muß man sich Mühe geben, um aus dem Datenwust was richtiges 
rauszuholen.
Wenn man nur einen SERDES nimmt, kann man Master und Slave um 180° 
versetzt takten.

Vielleicht fängst Du erstmal klein (ein Eingang und 1 SERDES) an?

Duke
Gast #4272421
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Danke für die vielen Antworten.

50ps wären gut. INL und DNL sollten nicht über 1LSB sein.

Die app note von Xilinx habe ich noch nicht gefunden. Hat jemand 
zufällig den Namen?

Muss man bei einer delayline immer wieder neu justieren? 
(Temperaturschwankungen) Dafür muss dann wohl die Messung unterbrochen 
werden.

MfG

Michael
Gast #4272762
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Michael schrieb:
> Muss man bei einer delayline immer wieder neu justieren?
> (Temperaturschwankungen) Dafür muss dann wohl die Messung unterbrochen
> werden.

Du meinst die idelay? Hängt vielleicht vom konkreten FPGA ab. Der letzte 
Kandidat, von dem ich es konkret weiß, war der Virtex5. Dort geschieht 
die Justage "im Hintergrund". Der aktuelle Delay einer dedizierten 
Delayline wird gegen eine Referenz-CLK vermessen. Wenn nachgeregelt 
werden muss, wird die Versorgungsspannung für alle Delaylines 
entsprechend verstimmt.

Dort würdest du also vielleicht Regelrauschen auf den genauen 
Delaywerten finden, aber die Messung müsste dafür nicht unterbrochen 
werden. Ob es beim Artix ebenso ist, muss man nachschauen.
#4273186
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wirklich?

artix mit 200 und 400?

so weit ich weiss kann artix 200 und 300

400mhz kam überhaupt SPÄTER ins spiel und nur für Kintex.

moment, ich prüfe noch mal die artix, vielleicht hat xilinx den Artix 
auch upgrade gemacht in datenblatt.

Xilinx APP NOTE

Starte here

http://www.xilinx.com/support/answers/51975.html

SGMII LVDS macht soft SERDES für 1.25 gbit input signal, dh sample rate 
5GBits

es muss auch eine appnote geben

http://www.xilinx.com/support/documentation/application_notes/xapp881_V6_4X_Asynch_OverSampling.pdf

is für V6

für A7 Gab es auch aber den finde ich für dich nicht tut mir leid..
#4274223
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Ich beschäftige mich auch schon ein Weilchen mit dem Thema weil ich nach 
einer Möglichkeit suche OCXO zu vermessen und da bräuchte ich eine hohe 
Auflösung. Durch diesen Thread bin ich jetzt auf die automatische 
ARTIX-7 Kalibrierung der IDELAY2 Verzögerungszeiten gestossen und damit 
wäre schon mal ein Problem gelöst.

Wenn ich meine Referenz von 200Mhz auf 32 IDELAY2 parallel schalte und 
mit tab-delay von 0-31 konfigurieren müsste ich auf die 78ps Auflösung 
kommen.

Ist das realistisch oder macht mir die nicht kalibrierte "Verdrahtung" 
der IDELAY Eingänge und das samplen der IDELAY Ausgänge einen Strich 
durch die Rechnung ?
Gast #4274442
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Hans-Georg L. schrieb:
> Ist das realistisch oder macht mir die nicht kalibrierte "Verdrahtung"
> der IDELAY Eingänge und das samplen der IDELAY Ausgänge einen Strich
> durch die Rechnung?
Ich denke das ist realistisch. Allerdings wirst Du um eine Kalibrierung 
nicht drumrumkommen. Das sollte mit einem digitalen Rauschgenerator und 
genügend Statistik gehen.

Duke

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