Polygon Clearance Altium

Danke das hat geholfen. Hast du eine Idee wieso die Regel die ich 
definiert habe nicht funktioniert hat?

Zudem habe ich jetzt einen Abstand von ca. 0.4mm...wo kann ich denn den 
einstellen? Bzw wo ist eine Dokumentation dazu, ich finde irgendwie 
nicht besonders viel dazu.

Danke für deine Antworten. Ich kann leider weder im Layer Stack Manager 
den Pullback Wert ändern (es ist kein Wert vorhanden und ich kann nichts 
reinschreiben). Ich habe nur einen Top und einen Bottom Layer und keine 
einzige Clearance Rule welche diesen Abstand von ca. 0.4mm vorgibt (es 
sind nicht ganz 0.4mm, vermute mal irgendwas zöllisches).

Eine Cearanceregel kann nicht auf mechanische Layer angewendet werden. 
Daher wirkt die board outline nicht auf Kupfer.
Seit der Version 14.1.15 glaub ich gibts ne spezielle Regel dafür. Sonst 
haben wir immer einen Platinenumriss im Keepoutlayer gezeichnet/zeichnen 
lassen (über Board shape/create primitives from board outline).

Einmal was grundsätzliches:
Der Keepout gibt den Elektrischen Rand der Platine an (+ Cutouts wenn 
man will).
Normalerweise definiert man auf einem Mech Layer den physikalischen 
Rand, weil die meistens aber nicht immer gleich sind (z.B. 
Befestigungslaschen an den Seiten, Kühlkörper, Sperrflächen usw.) - 
diesen gibt man dem Platinenhersteller als Rand an.

Mit der Rule InPolygon zu OnLayer('Keep-Out Layer') sollte man den 
Abstand zum Rand einstellen können.

All zu InPolygon würde bedeuten alle Elemente (Tracks, VIAs, Pads ...) 
zum Polygon und nicht Rand<->Polygon

Ich hoffe das hilft ein wenig
Taz

Es macht aber einen Unterschied ob man das Cutout als Polygon Cutout 
definiert oder als Board Cutout.
Für mich verhält sich das System richtig, wenn ich ein 'Loch' im Polygon 
habe möchte dann bitte genau da wo ich es platziere ohne irgendeine 
Abstandsrule die anschlägt.
Als Beispiel würde ich mal Chip Antennen anführen, die sind sehr klein 
mit Abstand um das Polygon könnte man die gar nicht mehr routen. Als 
zweites Beispiel hatte ich mal ein HF-Modul, das wollte auch keine GND 
Plane unter sich haben.

Ich stehe Cutout so als würde ich mit einer Schere entlang der Line 
schneiden. Aber jeder sieht das vielleicht anders.

Meine Meinung, wenn es jemand anders sieht ist das völlig in Ordnung.

Taz schrieb:
> Es macht aber einen Unterschied ob man das Cutout als Polygon Cutout
> definiert oder als Board Cutout.
> Für mich verhält sich das System richtig, wenn ich ein 'Loch' im Polygon
> habe möchte dann bitte genau da wo ich es platziere ohne irgendeine
> Abstandsrule die anschlägt.
> Als Beispiel würde ich mal Chip Antennen anführen, die sind sehr klein
> mit Abstand um das Polygon könnte man die gar nicht mehr routen. Als
> zweites Beispiel hatte ich mal ein HF-Modul, das wollte auch keine GND
> Plane unter sich haben.
>
> Ich stehe Cutout so als würde ich mit einer Schere entlang der Line
> schneiden. Aber jeder sieht das vielleicht anders.
>
> Meine Meinung, wenn es jemand anders sieht ist das völlig in Ordnung.

Dieser Beitrag ist mal wieder ein Paradebeispiel für "völlig am Thema 
vorbei".
Es geht nicht um Cutouts, bei denen funktioniert die Abstandsregel ja, 
sondern um  den nicht eingehaltenen Abstand zum Platinenrand.

Um es mal auf den Punkt zu bringen.

Mit dem Altium Designer 15.1. wurde das Feature "Board Outline Clearance 
Check" released. Zu finden in den Designe Rules (siehe Bild im Anhang) 
oder zum Nachlesen im Altium Wiki (link: 
http://techdocs.altium.com/display/ADOH/Board+Outline+Clearance+Check)

Vor diesem Feature musste man, wie schon beschrieben die Board Outline 
(in der Regel Mechanical Layer 1) im Keepoutlayer nach zeichen.
Wie bereits erwähnt lassen sich Clearance Rules nicht auf Mechanical 
Layer anwenden sehrwohl aber auf den Keepoutlayer da dieser kein 
Mechanical sondern ein Electrical Layer ist. Solltet man also eine 
ältere Version als die 15.1 besitzen kann man sich ein Clearance Rule 
schreiben (z.B. Keepoutlayer to All oder ...to Polygones)und die 
Clearance dort vorgeben.