"Massefläche" als VCC?

OP #4359431
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Ich arbeite aktuell an einer Platine und stehe nun vor 2 Problemen.

Ich muss das TOP-Layer so oder so mit einer Kupferfläche füllen, weill 
sonst der Galwanikindex unter 0.4 fällt. Ich habe nun verschiedne 
Signale noch offen, vorallem VCC (5V). Da kam mir die Idee auf dem 
TOP-Layer die "Massefläche" zu einer VCC Fläche zu machen.


Spricht da etwas dagegen? Ist das unvorteilhaft?
OP #4359639
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Wolfgang schrieb:
> Johnny S. schrieb:
>> der Galwanikindex
>
> Das kennt Google genau nur ein Mal
> (Beitrag ""Massefläche" als VCC?")

Sorry, es heist "Galvano-Index"

Dieer gibt auskunft über die Kupferverteilung auf der Platine, gibt es 
z.b. Bereiche wo viel Kuper beliben soll, und solche bereiche wo nur 
feine linien stehen beleiben soll, kann es sein das die feinen Linien 
zerstört werden, weil zu viel geäzt wird.

http://www.eurocircuits.de/blog/215-galvano-simulation-unser-neues-werkzeug-fuer-entwickler
Gast #4359701
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Johnny S. schrieb:
> kann es sein das die feinen Linien
> zerstört werden, weil zu viel geäzt wird.

Mit dem Ätzen hat das nicht das geringste zu tun, das erfolgt überall 
gleich schnell. Aber die galvanische CU-Abscheidung wird ungleichmässig, 
und wenn die zulässige Stromstärke überschritten wird, ist das Cu auch 
von schlechter bis unbrauchbarer Qualität.

Noch dazu verbiegen sich Leiterplatten, wenn die CU-Flächen nicht 
symmetrisch verteilt sind.

Georg
OP #4359727
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someone schrieb:
> Sorry, aber leider mal wieder total falsch vorgegangen. Die
> Spannungsversorgung wird ZUERST geroutet.
> Gegen eine Vcc-Fläche spricht nichts, sofern du die Spannung sinnvoll
> angebunden hast.

Es ist ja noch nichts gerouted, aber die VCC ist hald eine der Sachen, 
die man als fläche machen kann, logiksignale gehen ja nicht... und mit 
28PDIP und 3 PLCC44 wird es ziemlich wirr, wenn man platzsparen möchte 
:) deswegen VCC als Fläche

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