BlockRAMs mit 3 Anschlüssen

Leider nicht, die haben nur Dual Port RAM. Da braucht es einen externen 
Arbiter.

Fpga K. schrieb:
> Geht wohl auch beim A nicht mehr, ist aber leicht nachbaubar:...
Das ist aber kein "TriPortRAM", wo an jedem der 3 Ports gelesen und 
geschrieben werden kann. Sondern es werden wie bei Xilinx einfach 2 RAMs 
parallel geschaltet und von 1 Port ausschließlich geschrieben (also 
dort nicht mal gelesen!), sowie von den anderen beiden Ports nur 
gelesen.

Neu-Xilist schrieb:
> Es muss in alle Richtungen gelesen und geschrieben werden können.
Es ist mit 3 Dual-Port-RAMs eigentlich recht einfach: man schaltet alle 
3 parallel, jeder der 3 Teilnehmer bekommt einen Lese-Port. Und auf der 
anderen Seite wird über einen Multiplexer jeweils einem der drei 
Teilnehmer der Schreib-Port auf alle 3 RAMs zugeteilt...
Fazit: Gesamtaufwand = 3 RAMs + 1 Adress/Datenmultiplexer

> Es muss in alle Richtungen gelesen und geschrieben werden können.
Was ist denn dein eigentliches Problem? Warum geht es nicht mit 1 RAM 
und 1 Arbiter, der das RAM zuteilt? Weltweit funktionieren milliarden 
Rechner auf diese Art. Ich hätte bei dieser Lösung mit 3 RAMs Bedenken, 
dass da mal Inkonsistenzen in den Speichern auftreten könnten...

Die im link beschriebene Lösung ist ein Shadow-Ram und ersetzt nicht die 
geforderte Funktionalität des vollständigen bidirektionalen Betriebs 
eines Dreifach-RAMs. Das geht nur über einen Sternpunkt, also ein 
einziges RAM mit gfs davor geschalteten FIFOs, um die Anforderungen 
handhaben zu können.

Auch bei den Altera-RAMs bin ich mir nicht sicher, ob die wirklich einen 
dritten Schreibport hatte. Ich hatte mal eine APP, wo ich mit 
Shadow-RAMs gearbeitet habe, weil ein und dasselbe von zwi 
unterschiedlichen Abnehmern und leicht unterschiedlichen Zeiten gelesen 
wurde. In dem Fall in dem es doch derselbe Zeitpunkt war, hat es die 
Synthese erkannt und die RAMs zusammengeführt.

Aber: Das war nur Lesend!

Die einzige Möglichkeit, es wirklich mit voller Bandbreite und 
wahlfreiem Zugriff zu bauen, ist, das RAM per Hand aufzuziehen - eben 
so, wie man es für die Semaphore selbst auch tun muss.

Ob das hier nötig ist, bezweifle ich ein wenig, weil sich meines 
Erachtens der erste und der zweite Satz des TE widersprechen.

Jürgen S. schrieb:
> Ob das hier nötig ist, bezweifle ich ein wenig, weil sich meines
> Erachtens der erste und der zweite Satz des TE widersprechen.
Entsprechend dem ersten Satz würde ich auch sagen: ein einziges DPRAM 
reicht aus, weil ja gewährleistet ist, dass nur ein einziger Prozess 
darauf schreibt...

@ Neu-Xilist (Gast)

>Ich habe zwei schreibende und einen lesenden Prozess mit jeweils
>unterschiedlichen Takten.

Wirklich unterschiedliche, sprich asynchrone Takte? Oder eher 
abgeleitete Takte?

Taktung FPGA/CPLD

> Lothar Miller (lkmiller) (Moderator) Benutzerseite
>> Ob das hier nötig ist, bezweifle ich ein wenig, weil sich meines
>> Erachtens der erste und der zweite Satz des TE widersprechen.
>Entsprechend dem ersten Satz würde ich auch sagen: ein einziges DPRAM
>reicht aus, weil ja gewährleistet ist, dass nur ein einziger Prozess
>darauf schreibt...

Denke ich auch.

@ Neu-Xilist (Gast)

>Nein, es sind drei unterschiedliche Domänen - das ist ja das Problem.

Das klingt sportlich. Dann würde ich aber auf jeden Fall den BRAM nur 
mit EINEM Takt laufen lassen und alle drei Taktdomänen per asynchronem 
Mini-FIFO oder ähnlichem ankoppeln. Dann entschärft sich auch das 
Problem der 3 Ports. Der Arbiter hat dann 2 volle Port zur Verfügung und 
kann ggf. 2 Zugriffe gleichzeitg machen. Wenn doch zufällig ein dritter 
zeitgleich auftritt, fängt das der jeweilige FIFO ab.

Das macht aber dann richtig schön wenig Bandbreite. Vielleicht doch als 
distri Ram bauen?

content addressable memory

Eingangssignal ist der INHALT, welcher im Speicherarray gesucht wird. 
Ausgangssignal ist die ADRESSE, in welcher dieser zu finden ist.


Ist quasi eine Suchmaschine mit vielen parallelen Komparatoren. Google 
in Hardware ;-)